数字集成电路知识点整理

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数字集成电路设计基础

数字集成电路设计基础

数字集成电路设计基础
1. 数字逻辑
•布尔代数
•组合逻辑电路
•时序逻辑电路
•状态机
2. CMOS 技术
•CMOS 器件的结构和特性•MOS 晶体管的开关特性•CMOS 逻辑门
•CMOS 存储器
3. 数字集成电路设计流程
•系统规范
•架构设计
•逻辑设计
•物理设计
•验证和测试
4. 组合逻辑电路设计
•门级优化
•多级逻辑优化
•可编程逻辑器件 (FPGA)
5. 时序逻辑电路设计
•时钟和复位电路
•触发器和锁存器
•同步和异步时序电路
6. 存储器设计
•静态随机存取存储器 (SRAM) •动态随机存取存储器 (DRAM) •只读存储器 (ROM)
•闪存
7. 芯片设计中的布局和布线
•布局约束和规则•布线算法
•时序和功耗优化8. 验证和测试
•功能验证
•时序验证
•制造测试
9. 数字集成电路应用•微处理器和单片机•数字信号处理•通信系统
•嵌入式系统
其他重要概念:
•数制转换
•可靠性和容错性•EDA 工具
•低功耗设计
•可制造性设计。

数字集成电路考试 知识点

数字集成电路考试 知识点

数字集成电路考试知识点一、数字逻辑基础。

1. 数制与编码。

- 二进制、十进制、十六进制的相互转换。

例如,将十进制数转换为二进制数可以使用除2取余法;将二进制数转换为十六进制数,可以每4位二进制数转换为1位十六进制数。

- 常用编码,如BCD码(8421码、余3码等)。

BCD码是用4位二进制数来表示1位十进制数,8421码是一种有权码,各位的权值分别为8、4、2、1。

2. 逻辑代数基础。

- 基本逻辑运算(与、或、非)及其符号表示、真值表和逻辑表达式。

例如,与运算只有当所有输入为1时,输出才为1;或运算只要有一个输入为1,输出就为1;非运算则是输入和输出相反。

- 复合逻辑运算(与非、或非、异或、同或)。

异或运算的特点是当两个输入不同时输出为1,相同时输出为0;同或则相反。

- 逻辑代数的基本定理和规则,如代入规则、反演规则、对偶规则。

利用这些规则可以对逻辑表达式进行化简和变换。

- 逻辑函数的化简,包括公式化简法和卡诺图化简法。

卡诺图化简法是将逻辑函数以最小项的形式表示在卡诺图上,通过合并相邻的最小项来化简逻辑函数。

二、门电路。

1. 基本门电路。

- 与门、或门、非门的电路结构(以CMOS和TTL电路为例)、电气特性(如输入输出电平、噪声容限等)。

CMOS门电路具有功耗低、集成度高的优点;TTL门电路速度较快。

- 门电路的传输延迟时间,它反映了门电路的工作速度,从输入信号变化到输出信号稳定所需要的时间。

2. 复合门电路。

- 与非门、或非门、异或门等复合门电路的逻辑功能和实现方式。

这些复合门电路可以由基本门电路组合而成,也有专门的集成电路芯片实现其功能。

三、组合逻辑电路。

1. 组合逻辑电路的分析与设计。

- 组合逻辑电路的分析方法:根据给定的逻辑电路写出逻辑表达式,化简表达式,列出真值表,分析逻辑功能。

- 组合逻辑电路的设计方法:根据逻辑功能要求列出真值表,写出逻辑表达式,化简表达式,画出逻辑电路图。

2. 常用组合逻辑电路。

数字集成电路知识点整理

数字集成电路知识点整理

Digital IC:数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计:前端设计(行为设计、体系结构设计、结构设计)、后端设计(逻辑设计、电路设计、版图设计)制版:根据版图制作加工用的光刻版制造:划片:将圆片切割成一个一个的管芯(划片槽)封装:用金丝把管芯的压焊块(pad)与管壳的引脚相连测试:测试芯片的工作情况2、数字IC的设计方法分层设计思想:每个层次都由下一个层次的若干个模块组成,自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法:IP模块(硬核(Hardcore)、软核(Softcore)、固核(Firmcore))与设计复用 Foundry(代工)、Fabless(芯片设计)、Chipless(IP设计)“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准(重点:成本、延时、功耗,还有能量啦可靠性啦驱动能力啦之类的)NRE (Non-Recurrent Engineering) 成本设计时间和投入,掩膜生产,样品生产一次性成本Recurrent 成本工艺制造(silicon processing),封装(packaging),测试(test)正比于产量综合可以相互转化加了功耗信息一阶RC网路传播延时:正比于此电路下拉电阻和负载电容所形成的时间常数功耗:emmmm自己算4、EDA设计流程IP设计系统设计(SystemC)模块设计(verilog)版图设计(.ICC) 电路级设计(.v 基本不可读)综合过程中用到的文件类型(都是synopsys):.db(不可读) .lib(可读).sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷(ESD保护)2、长沟道器件电压和电流的关系:3、短沟道器件电压和电流关系速度饱和:当沿着沟道的电场达到临界值ξC时,载流子的速度由于散射效应(载流子之间的碰撞)而趋于饱和。

数字集成电路总结

数字集成电路总结

数字集成电路基础学习总结第一章数字电子技术概念1.1 数字电子技术和模拟电子技术的区别模拟信号:在时间上和数值上均作连续变化的电路信号。

数字信号:表示数字量的信号,一般来说数字信号是在两个稳定状态之间作阶跃式变化的信号,它有电位型和脉冲型两种表达形式:用高低不同的电位信号表示数字“1”和“0”是电位型表示法;拥有无脉冲表示数字“1”和“0”是脉冲型表示法。

数字电路包括:脉冲电路、数字逻辑电路。

数字电路的特点:1)小、轻、功耗低2)抗干扰力强3)精度高按电路组成的结构可分立元件电路集成电路数数字电路分类小规模按集成度的大小来分中规模大规模超大规模双极型电路按构成电路的半导体器件来分单极型电路组合逻辑电路按电路有记忆功能来分1.21.3 三极管:是一种三极(发射极E、基极B(发射结、集电结)半导体器件,他有NPN和PNP两种,可工作在截止、放大、饱和三种工作状态。

电流公式:I(E)=I(B)+I(C)放大状态:I(C)=βI(B) 饱和状态:I(C)< βI(B)1.4 数制,两要素基数权二进制,十进制,十六进制之间的转换:二进制转换成十进制:二进制可按权相加法转化成十进制。

十进制转换成二进制:任何十进制数正数的整数部分均可用除2取余法转换成二进制数。

二进制转化成八进制:三位一组分组转换。

二进制转换成十六进制:四位一组分组转换。

八进制转换成十六进制:以二进制为桥梁进行转换。

1.5 码制十进制数的代码表示法常用以下几种:8421BCD码、5421BCD码、余3BCD码。

8421BCD码+0011=5421BCD码第二章逻辑代数基础及基本逻辑门电路2.1 “与”逻辑及“与”门若决定某一时间的所有条件都成立,这个事件就发生,否则这个事件就不发生,这样的逻辑关系成为逻辑与或者逻辑乘。

逻辑与真值表:逻辑功能:有0出0,全1出1. 逻辑式:L=A •B 符号:2.2“或”逻辑及“或”门决定某一事件的条件中只要有一个或一个以上成立,这事件就发生,否则就不发生没这样的逻辑关系称为逻辑或或称为逻辑加。

数字集成电路复习必备知识点总结

数字集成电路复习必备知识点总结

1. 集成电路是指通过一系列特定的加工工艺,将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件,按一定电路互连,“集成”在一块半导体晶片(硅或砷化镓)上,封装在一个外壳内,执行特定电路或系统功能的一种器件。

2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。

等效逻辑门通常是指两输入与非门,对于CMOS集成电路来说,一个两输入与非门由四个晶体管组成,因此一个CMOS电路的晶体管数除以四,就可以得到该电路的等效逻辑门的数目,以此确定一个集成电路的集成度。

3.摩尔定律”其主要内容如下:集成电路的集成度每18个月翻一番/每三年翻两番。

摩尔分析了集成电路迅速发展的原因,他指出集成度的提高主要是三方面的贡献:(1)特征尺寸不断缩小,大约每3年缩小 1.41倍;(2)芯片面积不断增大,大约每3年增大 1.5倍;(3)器件和电路结构的改进。

4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去,实际上是修改了对应节点的参数值。

5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力,引入了直流噪声容限作为电路性能参数。

直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。

6. 根据实际工作确定所允许的最低输出高电平,它所对应的输入电平定义为关门电平;给定允许的最高输出低电平,它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点,即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下,PNPN四层结构之间的电压不会超过Vtg,因此它处于截止状态。

但在一定的外界因素触发下,例如由电源或输出端引入一个大的脉冲干扰,或受r射线的瞬态辐照,使PNPN四层结构之间的电压瞬间超过Vtg,这时,该寄生结构中就会出现很大的导通电流。

只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出,即使外界干扰信号已经消失,在PNPN四层结构之间的导通电流仍然会维持,这就是所谓的“闩锁”现象9. 延迟时间:T pdo ——晶体管本征延迟时间;UL ——最大逻辑摆幅,即最大电源电压;Cg ——扇出栅电容(负载电容);Cw ——内连线电容;Ip ——晶体管峰值电流。

数字集成电路复习要点

数字集成电路复习要点

数字集成电路复习要点⼀、简答题1.集成电路发展的特点:速度变快,I/O增多,⼯作电压下降……A,特征尺⼨越来越⼩,B,单个芯⽚晶体管数⽬越来越多,速度越来越快,电压越来越⼩,层数越来越多,端⼝越来越多,功耗越来越低2.P181⼤扇⼊的“设计技术”。

A,调整晶体管尺⼨B,逐级加⼤晶体管尺⼨C,重新安排输⼊D,重组逻辑结构(把光键路径上的晶体管靠近门的输出端)3.简述集成电路⼯艺中典型的光刻步骤及其相互关系。

(P28)氧化层,涂光刻胶,光刻机曝光,光刻胶的显影和烘⼲,酸刻蚀,旋转清洗和⼲燥,各种⼯艺加⼯步骤,去除光刻胶4.什么是多晶⾃对准⼯艺,有哪些优点?(P32)在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位置,从⽽也确定了源区和漏区的位置。

它使源和漏这两个区域相对于栅具有⾮常精确的位置,有助于减⼩晶体管中的寄⽣电容。

5.CMOS逻辑门特性:(全摆幅,⽆⽐性,低输出阻抗,⾼输⼊阻抗,⽆静态功耗。

)A,电压摆幅等于电源电压,噪声容很⼤,B,逻辑电平与器件的相对尺⼨⽆关,⽆⽐逻辑,C,具有低输出阻抗,⾼输⼊阻抗,D,不消耗任何静态功率6.伪NCMOS门逻辑的特点A,减少晶体管的数⽬,由2N减到N+1,B,速度快缺点:⼩的噪声容限和⼤的静态功耗6.传输管逻辑的优点是什么?有哪些缺点,解决的办法是什么?优点:结构简单,阀值损失⼩,硬件开销⼩缺点:延时⾼,仅含NMOS的传输管将引起静态功耗并减⼩噪声容限解决办法:避免开关长串联以减⼩延时,增加电平恢复晶体管以消除静态功耗7.什么是时钟馈通,有何危害?(P215)原理:电容耦合的特殊情况,由在预充电器件的时钟输⼊和动态输出节点之间电容耦合引起的效应,当下拉⽹络不导通时,这⼀电容耦合会在时钟由低⾄⾼翻转时,引起的动态节点输出上升到VDD以上;⽽快速上升和下降时时钟边沿会耦合到信号节点上。

特点:a)可能使预充电管正常情况下反偏结⼆极管变为正向偏置,使电⼦注⼊到衬底中,被附近处于⾼电平的⾼阻节点收集,导致出错。

数字集成电路复习总结

数字集成电路复习总结
复习总结
第二章 制作工艺

不同工艺层的作用 自对准工艺 设计规则:
设计规则

版图设计工程师和工艺工程师之间的接口 指导构造工艺掩模板 单位尺寸:最小线宽(版图中使用的单位) 可按比例变化的规则:lambda (λ)参数 绝对尺寸:微米规则
第三章 器件


MOS晶体管

加法器

十一章 设计运算功能块

超前进位加法器

点运算公式 11.4 加法树(对应点运算的公式) 基2-(基4-)GP点运算的电路实现(4位加法器的 进位逻辑表达式),图11.21 11.23 11.24 定义:阵列乘法器,部分积 波兹编码乘法器 保留进位乘法器 Wallace树乘法器

逻辑努力:F=GBH

第六章 CMOS组合逻辑门:其他门电 路

有比逻辑:

电阻负载: 伪NMOS:VM VIH、VIL、NMH、NML的计算 差分级联电压开关逻辑(逻辑电路设计和识别) 阈值电压损失及解决方法 互补传输管逻辑:电路设计

传输晶体管逻辑(电路设计)



动态CMOS门电路
Lcrit >> tpgate/0.38rc

导线的rc延时只有在输入信号的上升(下降)时间 小于RC时才予以考虑,即trise < RC

如果不满足上式,信号的变化将慢于导线带来的延迟, 因此采用集总电容模型就够了
© MJIrwin, PSU, 2000
第五章 CMOS反相器

电压转移特性(VTC):不同区域pmos、 nmos工作状态

反向门阈值(中点)电压VM的近似计算 VIH、VIL的计算 NMH、NML的计算

数字集成电路复习资料

数字集成电路复习资料

第一章 数字集成电路介绍第一个晶体管,Bell 实验室,1947第一个集成电路,Jack Kilby ,德州仪器,1958 摩尔定律:1965年,Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。

(随时间呈指数增长)抽象层次:器件、电路、门、功能模块和系统 抽象即在每一个设计层次上,一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。

这一模型含有用来在下一层次上处理这一模块所需要的所有信息。

固定成本(非重复性费用)与销售量无关;设计所花费的时间和人工;受设计复杂性、设计技术难度以及设计人员产出率的影响;对于小批量产品,起主导作用。

可变成本 (重复性费用)与产品的产量成正比;直接用于制造产品的费用;包括产品所用部件的成本、组装费用以及测试费用。

每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。

可变成本=(芯片成本+芯片测试成本+封装成本)/最终测试的成品率。

一个门对噪声的灵敏度是由噪声容限NM L (低电平噪声容限)和NM H (高电平噪声容限)来度量的。

为使一个数字电路能工作,噪声容限应当大于零,并且越大越好。

NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。

一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区),该过渡区以两个有效的区域为界,合法区域的增益应当小于1。

理想数字门 特性:在过渡区有无限大的增益;门的阈值位于逻辑摆幅的中点;高电平和低电平噪声容限均等于这一摆幅的一半;输入和输出阻抗分别为无穷大和零。

传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。

它表示一个信号通过一个门时所经历的延时,定义为输入和输出波形的50%翻转点之间的时间。

上升和下降时间定义为在波形的10%和90%之间。

对于给定的工艺和门的拓扑结构,功耗和延时的乘积一般为一常数。

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Digital IC:数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计:前端设计(行为设计、体系结构设计、结构设计)、后端设计(逻辑设计、电路设计、版图设计)制版:根据版图制作加工用的光刻版制造:划片:将圆片切割成一个一个的管芯(划片槽)封装:用金丝把管芯的压焊块(pad)与管壳的引脚相连测试:测试芯片的工作情况2、数字IC的设计方法分层设计思想:每个层次都由下一个层次的若干个模块组成,自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法:IP模块(硬核(Hardcore)、软核(Softcore)、固核(Firmcore))与设计复用Foundry(代工)、Fabless(芯片设计)、Chipless(IP设计)“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准(重点:成本、延时、功耗,还有能量啦可靠性啦驱动能力啦之类的)NRE (Non-Recurrent Engineering) 成本设计时间和投入,掩膜生产,样品生产一次性成本Recurrent 成本工艺制造(silicon processing),封装(packaging),测试(test)正比于产量一阶RC网路传播延时:正比于此电路下拉电阻和负载电容所形成的时间常数功耗:emmmm自己算4、EDA设计流程IP设计系统设计(SystemC)模块设计(verilog)综合版图设计(.ICC) 电路级设计(.v 基本不可读)综合过程中用到的文件类型(都是synopsys):可以相互转化.db(不可读).lib(可读)加了功耗信息.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷(ESD保护)2、长沟道器件电压和电流的关系:3、短沟道器件电压和电流关系速度饱和:当沿着沟道的电场达到临界值ξC时,载流子的速度由于散射效应(载流子之间的碰撞)而趋于饱和。

ξC取决于掺杂浓度和外加的垂直电场强度器件在V DS达到V GS --V T 之前就已经进入饱和状态,所以与相应的长沟道器件相比,短沟道器件饱和区围更大反面整理P63 3.3.2 静态状态下的MOS晶体管相关参数以及公式(尤其是速度饱和)4、MOS管二阶效应阈值变化:随着器件尺寸的缩小,阈值电压变成与L、W、V DS有关短沟效应(漏端感应势垒降低(DIBL)):电压控制耗尽区宽度,V DS提高将会导致势垒降低,甚至过高的V DS将会导致源漏短路,称为源漏穿流窄沟效应:沟道耗尽区并不立即在晶体管边沿终止,而是会向绝缘场氧下面延伸一些,栅电压必须维持这一额外的耗尽电荷才能建立一条导电沟道,在W值较小时将会引起阈值电压升高亚阈值导通:在V GS接近甚至略小于V T时,I D仍然存在热载流子效应:原因:小尺寸器件中的强电场引起高能热电子与晶格碰撞产生电子空穴对,引起衬底电流;电子在强总校电厂的作用下穿过栅氧,引起栅电流。

影响:改变阈值电压、使器件参数变差,特性不稳,电路失效;衬底电流引起噪声以及动态节点漏电。

处理方法:LDD(lightly doped drain):在源漏区与沟道间加一段电阻率较高的轻掺杂区。

可以减小热载流子效应,增大源漏端耐压围,但是轻掺杂区会导致器件跨导减小,漏源电流减小闩锁效应:寄生双极型晶体管互相提供基极电流,正反馈至短路第三章互连线1、MOS IC的三层互连线上层金属互连线中层的多晶硅连线下层的扩散区连线2、互连线模型:集总RC模型(Elmore延时)集总RC 模型(考虑导线电阻):导线分段,每段导线的导线电阻集总成一个电阻R,电容集总成一个电容C第四章反相器1、再生性:再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个具备再生性的条件:过渡区增益绝对值大于一2、扇出系数:输出端连接同类门的最多个数扇入系数:单个逻辑门能够承受的数字信号输入最大量3、静态CMOS反相器的特点:1、输出高电平和低电平分别为VDD和GND。

信号电压摆幅等于电源电压,噪声容限很大;2、采用无比逻辑,逻辑电平与器件尺寸无关,晶体管可以采用最小尺寸,且翻转时不会因为尺寸设计原因出现错误,稳定性高3、输出阻抗小,稳态时在输出和VDD或GND之间总存在一条具有有限电阻的通路,对噪声和干扰不敏感4、输入阻抗高,不消耗直流输入电流,理论上可以驱动无限多个门5、不考虑泄露功耗的情况下,没有静态功耗(CMOS取代NMOS的原因)4、CMOS反相器静态特性开关阈值:定义为V M=V out的点,在这一区域由于V GS=V DS,上管下管都是饱和的(长沟短沟分为速度饱和和普通饱和),使通过两个晶体管的电流相等即可得到V M的解析表达式,推导过程见书上P134,反面自己推导一遍。

噪声容限[V IL,V IH]:根据定义,是反相器增益为-1时的输入,但是太难算了,就用了线性近似,推导过程见书上P136,反面自己推导一遍。

5、CMOS反相器动态特性电容:巴拉巴拉巴拉巴拉一堆公式反正感觉没啥用传播延时:在输入和输出反转的50%之间的时间,正比于这个电路的下拉电阻和负载电容所形成的时间常数传播延时性能优化设计:减小负载电容(自身扩散电容,连线电容,扇出电容)加大晶体管尺寸优点:增加了驱动能力(增大充放电电流,降低导通电阻)缺点:扩散电容增大,从而使负载电容增大栅电容增加,使前一级的扇出电容增加提高电源电压缺点:V DD增加到一定程度,对延时的优化效果不明显功耗增加出于可靠性烤炉,V DD具有严格的上限反相器链的性能优化:要求每一级的尺寸时与其相邻前后两个反相器尺寸的几何平均数(Cg为输入的栅电容)这一段一定要回头看书看PPT啊!!!!!!!!!!!!!5、反相器功耗分析(感觉好像都会,回头扫一眼就成,还有能连延时积啥的)动态功耗:对负载电容充电和放电造成的功耗短路功耗:开关过程中电源和地之间顺吉纳的直流通路造成的功耗静态功耗:稳定输出高电平或低电平时的直流功耗,漏电流造成第六章CMOS组合逻辑门的设计1、静态CMOS组合逻辑电路在每一时间(除切换期间)每个门的输出总是通过低阻连至VDD 或GND。

稳态时,门的输出值总是由电路所实现的布尔函数决定。

它不同于动态电路:动态电路把信号值暂时存放在高阻抗电路节点电容上。

合2、静态电路类型:互补CMOS有比逻辑(伪NMOS和DCVSL)传输晶体管逻辑(Pass-Transistor Logic)3、互补CMOS经验规则:晶体管看作是由其栅端信号控制的开关。

PDN用NMOS器件,PUN用PMOS器件(否则会有阈值损失)实现N输入的逻辑门需要晶体管数目为2N。

4、互补CMOS静态特性:高噪声容限没有静态功耗直流电压传输特性和噪声容限与数据输入模式有关5、互补CMOS传播延时(我觉得这里可以考一道速度快慢的定性分析)e.g.6、互补CMOS尺寸设计:为了使NAND网的下拉延时与最小尺寸的反相器相同,在PDN 串联网络中的NMOS器件必须设计成两倍宽(同样功能晶体管电容减半),以使NAND下拉网络的等效电阻与反相器相同而PMOS器件可以维持不变。

7、互补CMOS大扇入时的设计技巧:调整(加大)晶体管尺寸(减小电阻但增大了电容,还会给前级加大负载,只有当CL>>Cint才能用)逐级加大晶体管尺寸,使影响最大的晶体管电容最小(但可能会使版图设计复杂,晶体管间距不得不加大,导致部电容增加)重新安排输入(定义:外层输入:接近电源或地的输入,层输入:接近输出端的输入,最迟到达的输入信号应当作为层输入(放在接近输出端处)以避免多次延时)重组逻辑结构:延时与扇入的平方关系使得输入太多时反转变得极慢,可以将多输入转化为多级插入缓冲器隔离扇入与扇出(减小电容减小时间常数)8、组合逻辑链的性能优化首先我们明确一个概念:驱动能力(带负载能力)就是输出电阻,越小越强反相器延时:一般逻辑门的延时:p-(归一化)本征延时:本征延时与门的类型有关,但它与门的尺寸(晶体管宽度的加倍)无关g-逻辑努力(logical effort):对于给定的负载,一个门的输入电容和与它具有相同输出电流的反相器的输入电容的比。

逻辑努力与门的类型有关,但它与门的尺寸(晶体管宽度的加倍)无关f-等效扇出(fanout):又称为“电气努力”,对于反相器,有尺寸计算:并联不变,串联乘以串联的次数。

g=(P网输入管平均尺寸+N网输入管平均尺寸)/3(输入电容之比)努力与延时及尺寸关系的具体计算见书对组合逻辑链性能优化的小结①逻辑努力的概念可以用来快速比较各种电路结构的延时特性。

例如:在互补CMOS结构中,NANF门比NOR门好。

②逻辑链中当各级的努力延时(h)相同并且接近等于4时,整个逻辑链路径的延时最快。

采用“较少”级数(逻辑门的数目较少)时,逻辑链未必最快;采用“大尺寸”逻辑门时,逻辑链未必最快,却会增加面积和功耗。

③逻辑链的路径总延时对于级数偏高“最优级数”的敏感程度不大。

使每级的努力延时稍大于4可减少面积与功耗,但速度减慢不多。

但当每级的努力延时大于6~8时,速度会明显变慢。

④当单个逻辑门的输入数目增多时,它的逻辑努力也增大,一般限制单个逻辑门的输入数目为4个。

当输入数超过4时,一般需要把这个复杂门分解成多级的简单门9、互补CMOS的功耗优化逻辑门的翻转受拓扑结构和信号时序的影响翻转概率毛刺引起虚假翻转降低光开关活动性的方法逻辑重组输入排序(推迟具有较高翻转率的信号)减少资源的分时复用均衡信号路径减少毛刺10、有比逻辑目的:减少互补CMOS中的器件数方法:不用PDN和PUN组合,而用NMOS的PDN实现逻辑功能,用简单负载器件实现上拉缺点:降低了稳定性、增加功耗11、有比逻辑(伪NMOS)特点:晶体管数目N + 1个输出高电平VOH = VDD输出低电平VOL 不为0,降低了噪声容限,增加静态功耗负载器件相对于下拉器件的尺寸比,会影响噪声容限、传播延时、功耗等,甚至是逻辑功能设计伪NMOS,要折中考虑:1)减少静态功耗,负载PMOS管要小2)得到较大的NML,VOL要低=> (W/L)n / (W/L)p大,负载PMOS管要小3)减小tpLH,负载PMOS管要大4)1),2)和3)矛盾,速度快的门消耗更多的静态功耗,且会减小噪声容限。

用伪NMOS设计大扇入的复合门具有吸引力的原因:N+1个晶体管,面积小,寄生电容小对前级负载小,每个输入只接到一个晶体管输出低电平时有静态功耗,适合大多数情况下输出为高电平的情况,如存储器的地址译码电路14、有比逻辑(DCVSL——差分串联电压开关逻辑)输入具有互补形式同时产生互补输出,消除了反相信号所需要额外反相器输出节点电容小(和伪NMOS相同)反馈机制保证了能够关断不需要的负载器件消除静态功耗(增加了转换功耗)下拉网络PDN1和PDN2互补,实现逻辑功能的互补有比逻辑,全摆幅(GND和VDD)额外面积开销(有两个下拉网络)布线复杂,动态功耗高15、传输管逻辑需要的器件数少:N个晶体管没有静态功耗,无比逻辑互补的数据输入输出属于静态逻辑设计具有模块化的特点NMOS传输高电平有阈值损失,导致驱动能力下降,且由于充电过程中栅源电压一直降低充电速度会比较慢。

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