D锁存器版图设计实验报告
寄存器和锁存器设计实验报告总结
寄存器和锁存器设计实验报告总结一、实验内容学习寄存器和锁存器的基本概念、分类以及工作原理；利用基本电路元件搭建寄存器和锁存器的电路结构；进行实验验证，并分析实验结果。
二、实验步骤确定实验目的和要求；学习寄存器和锁存器的基本概念、分类以及工作原理；根据实验要求，利用基本电路元件搭建寄存器和锁存器的电路结构；对搭建好的电路进行实验验证；分析实验结果并撰写实验报告。
三、实验原理寄存器是一种用于存储数据的器件，它可以暂时存储数据并在需要时将其取出使用。
根据存储方式的不同，寄存器可以分为随机访问寄存器（RAM）和只读存储器（ROM）等类型。
其中，RAM是一种能够被多次读取的存储器件，而ROM则是一种只能被读取一次的存储器件。
锁存器是一种能够保持输入信号不变的器件。
当输入信号为高电平时，锁存器的输出端也会变为高电平；当输入信号为低电平时，锁存器的输出端也会变为低电平。
锁存器的特点是能够将输入信号暂时保存下来，以便后续使用。
四、实验过程及结果分析在搭建寄存器电路时，我们采用了与门、或门、非门等基本逻辑门电路来实现寄存器的读写功能。
具体来说，我们将一个触发器作为主控单元，通过控制触发器的输入端来实现数据的读写操作。
同时，为了保证数据的安全性，我们在主控单元周围添加了一个锁存器来进行数据的保护。
在搭建锁存器电路时，我们同样采用了与门、或门、非门等基本逻辑门电路来实现锁存器的开关功能。
具体来说，我们将一个触发器作为主控单元，通过控制触发器的输入端来实现数据的开关操作。
同时，为了保证数据的稳定性，我们在主控单元周围添加了一个与门来实现数据的同步更新。
五、结论与展望通过本次实验的学习与实践，我们深入了解了寄存器和锁存器的基本原理和应用场景。
同时，我们也掌握了一些基本的电路设计和调试技巧。
在未来的学习和工作中，我们将继续深入研究计算机组成原理的相关知识和技术，不断提升自己的实践能力和创新能力。
实验四、锁存器、触发器功能测试及应用
实验报告课程名称：实验项目名称：锁存器、触发器功能测试及应用专业：报告人：学号：班级：实验时间：天津城建大学控制与机械工程学院1．基本RS锁存器基本RS锁存器可以是由两个与非门在输出端交互反馈组成双稳态存储电路。
图1所示为用与非门构成的基本RS锁存器。
图1用与非门构成的基本RS锁存器74LS00外引线排列和逻辑符号如图2所示：图2 74LS00的外引线排列图2.D触发器D触发器在时钟脉冲CP的前沿(上升沿01)触发翻转，触发器的次态取决于CP脉冲上升沿来到之前D端的状态，特性方程为 = Dn。
因此，它具置0、置1两种功能。
在CP = 0、CP = 1期间和下降沿到来，D端的数据状态变化，都不会影响触发器的输出状态。
图3 74LS74逻辑符号图图4 74LS74引脚排列图3.JK触发器JK触发器(74HC112)是一种利用传输延迟时间的边沿JK触发器，它在时钟脉冲CP的后沿即在CP脉冲的(下降沿10)触发翻转。
本实验采用的集成芯片为74LS112型(双JK下降沿触发，带清零)，引脚排列图形符号如图所示。
图5和必须接高电平。
JK触发器利用CP的下降沿触发，D触发器利用CP 的上升沿触发。
4 触发器的转换触发器的转换是在实际中是经常用到的，其方法是将两种触发器的状态方程相比较得到到J，K端的表示即可。
例如将JK触发器转换成触发器的功能。
图61.基本RS锁存器的功能测试选用一片74LS00组成一个RS锁存器。
按图1连接好测试电路，按照表1中条件，观察并记录锁存平触发的特点。
表1基本RS锁存器的功能表功能0 00 11 01 12.JK触发器的功能测试根据图5，选用74LS112，按表2要求测试74LS112的逻辑功能，观察并记录触发器输出端(1)直接复位、置位端的功能测试，体会它决定触发器初态的作用。
(2)逻辑功能的测试。
要求在不同的输入状态和初始状态下测试输出端状态。
表2 JK触发器功能测试表CP J K0 1 ×××1 0 ×××1 1 ↓0 01 1 ↓0 01 1 ↓0 11 1 ↓0 11 1 ↓ 1 01 1 ↓ 1 01 1 ↓ 1 11 1 ↓ 1 11 1 ↑ 1 13.JK触发器构成触发器按图6连接好测试电路，用实验室提供的连续脉冲做时钟脉冲，用示波器观测并记录CP和Q的表3 分频作用波形图波形CP4.D触发器的功能测试选用74LS74，按表4要求测试74LS74的逻辑功能，观察并记录触发器输出端的变化情况。
实验十三 锁存器和寄存器实验
实验十三锁存器和移位寄存器实验一实验目的1．学习锁存器工作原理；2．掌握寄存器芯片功能及应用电路。
二实验设备及器件1．TD-DS实验箱 1 台2．74LS75 四位D 锁存器 1 片3．74LS194 四位双向移位寄存器 2 片三实验内容相关器件：✧在74LS系列里面选择非门74ls00、四位D 锁存器74LS75、四位双向移位寄存器74LS194✧输入开关：搜索LOGICSTATE、开关（SW-SPDT）✧LED指示灯（红LED-RED、绿LED-GREEN、蓝LED_BLUE均可）✧VCC和接地端✧图中A、B、C等文本的添加，选择，在需要的地方放置，填入内容。
1．四位 D锁存器功能测试74LS75 为四 D 锁存器，每两个 D 锁存器由一个锁存信号 E 控制，当 E 为高电平时，输出端 Q 随输入端 D信号的状态变化，当 E 由高变为低时，Q 锁存在 E端由高变低前 Q 的电平上。
74LS75 的功能表如表所示。
表1 74LS75功能表注: QO ＝在锁存输入脉冲的下降沿之前Q的输出。
（1）根据功能表，验证锁存器功能。
（2）用74LS75 组成数据锁存器。
按图 1 所示接线，1D～4D 接逻辑开关，E12和E34 接到一起作为锁存选通信号EN 也接到逻辑开关，1Q～4Q 分别接到7 段译码器的A～D 端，数据输出由数码管显示。
当EN＝1，输入0011、0110、1001，观察数码管显示。
当EN＝0，输入不同数据，观察输出变化。
以上完成下表：图1 用74LS75组成数据锁存器实验截图：2．四位双向移位寄存器功能测试74LS194 为四位双向移位寄存器，该芯片具有下述功能：.具有四位串入、并入与并出结构。
.脉冲上升沿触发；可完成同步并入、串入左移位、右移位和保持等四种功能。
.有直接清零端 CLR。
表 2 74LS194功能表熟悉各引脚的功能，按图2完成芯片的接线，根据功能表完成实验，自行制表记录实验结果。
集成电路版图设计(反向提取与正向设计)
集成电路设计综合实验报告班级：微电子学1201班姓名：学号：日期：2016年元月13日一.实验目的1、培养从版图提取电路的能力2、学习版图设计的方法和技巧3、复习和巩固基本的数字单元电路设计4、学习并掌握集成电路设计流程二.实验内容1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。
2. 设计一个CMOS结构的二选一选择器。
（1）根据二选一选择器功能，分析其逻辑关系。
（2）根据其逻辑关系，构建CMOS结构的电路图。
（3）利用EDA工具画出其相应版图。
（4）利用几何设计规则文件进行在线DRC验证并修改版图。
三.实验原理1. 反向提取给定电路模块方法一:直接将版图整体提取（如下图）。
其缺点：过程繁杂,所提取的电路不够直观,不易很快分析出其电路原理及实现功能。
直接提取的整体电路结构图方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。
其优点：使电路结构更简洁直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。
CMOS反相器模块CMOS反相器的symbolCMOS传输门模块 CMOS传输门的symbolCMOS三态门模块 CMOS三态门的symbolCMOS与非门模块 CMOS与非门的symbol各模块symbol按版图连接方式组合而成的整体电路经分析可知，其为一个带使能端的D锁存器，逻辑功能如下:①当A=1，CP=0时，Q=D，Q—=D—；②当A=1，CP=1时，Q、Q—保持；③当A=0，Q=0，Q—=1。
2.CMOS结构的二选一选择器二选一选择器（mux2）的电路如图所示，它的逻辑功能是：①当sel=1时，选择输入A通过，Y=A；②当sel=0时，选择输入B通过，Y=B。
二选一选择器（mux2）由三个与非门（nand）和一个反相器（inv）构成(利用实验1 的与非门和反相器symbol即可)。
三态输出触发器和锁存器实验报告有数据
三态输出触发器和锁存器实验报告有数据1. 理解三态输出触发器和锁存器的工作原理；2. 掌握三态输出触发器和锁存器的实验方法；3. 熟悉使用示波器进行实验测量和数据分析。
实验器材:- 简易逻辑实验箱- 三态输出触发器芯片（例如74LS373）- 锁存器芯片（例如74LS175）- 计时器芯片（例如555）- 示波器- 电源和电线等其他辅助器材实验原理:1. 三态输出触发器（Tri-state Output Flip-Flop）:三态输出触发器是一种特殊的双稳态触发器，其输出可以处于三种状态之一: 高电平、低电平和高阻态（High-Z）。
利用一个使能端（Enable）来控制输出状态，当使能端为低电平时，输出处于高阻态，此时输出不受触发器的状态控制；当使能端为高电平时，输出由触发器的状态决定。
74LS373是一种广泛使用的三态输出触发器芯片，其引脚功能如下（以16位为例）：- D0 ~ D15: 数据输入端，用于输入要存储的数据；- OE：输出使能端，用于控制输出状态；- LE：锁存使能端，用于控制存储操作；- Q0 ~ Q15: 输出端，输出存储的数据。
实验中，我们将通过控制OE和LE端的电平来实现三态输出触发器的控制和数据存储。
2. 锁存器（Latch）:锁存器是一种具有存储功能的触发器，可以通过控制使能端来实现数据的锁存和释放。
常见的锁存器有SR锁存器和D锁存器等。
74LS175是一种广泛使用的锁存器芯片，其引脚功能如下（以四位为例）：- D0 ~ D3: 数据输入端，用于输入要存储的数据；- EN: 使能端，用于控制存储操作；- Q0 ~ Q3: 输出端，输出存储的数据。
实验中，我们将通过控制EN端的电平来实现锁存器的控制和数据存储。
实验步骤:实验一: 三态输出触发器实验1. 连接电路: 将74LS373芯片插入实验箱中，并按照引脚功能连接电路，包括数据输入端、输出端、输出使能端和锁存使能端等。
EDA实验报告
EDA实验报告EDA 实验实验一用原理图输入法设计半加器一、实验目的：1.熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路；2.通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程；3.学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。
二、实验器材：1、计算机及操作系统2、QUARTUS II 软件三、实验要求：1. 利用原理图输入法对半加器电路进行描述；2. 进行波形仿真测试；3. 严格按照实验步骤进行实验；4. 管脚映射按照芯片的要求进行。
四、实验原理其中a, b 为输入端口，So 与Co 分别为半加器和与进位。
其逻辑表达式为：2. 根据逻辑表达式进行原理图输入。
五、实验步骤：1. 为本项工程设计建立文件夹。
注意文件夹名不能用中文，且不可带空格。
2. 输入设计项目并存盘。
3. 将设计项目设计为工程文件。
4. 选择目标器件并编译。
b a b a b a So ⊕=+=ab Co =5. 时序仿真。
6. 引脚锁定。
7. 编程下载。
实验二用原理图法设计一位、四位全加器一、实验目的：1. 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路；2. 通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程；3. 学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。
二、实验器材：1、计算机及操作系统2、QUARTUS II软件三、实验要求：1.利用原理图输入法对一位全加器电路进行描述；2. 进行波形仿真测试；3. 严格按照实验步骤进行实验；四、实验原理：利用实验一所设计的半加器设计一位全加器；利用设计封装好的一位全加器进行四位全加器的设计。
五、实验步骤：与实验一相同。
六、实验报告：1. 要求画出一位、四位全加器的真值表；2. 分析用半加器实现一位全加器的优点；3. 对波形进行分析，并绘制波形图。
实验三用文本输入法设计D触发器和锁存器一、实验目的：1. 熟悉QuartusⅡ的VHDL 文本设计过程。
实验二 锁存器及触发器
实验二 锁存器及触发器一、实验目的1、掌握基本R S -锁存器、JK 、D 等常用触发器的逻辑功能及其测试方法；2、研究时钟脉冲CP 的触发作用。
二、预习要求1、预习教材相关内容，了解锁存器、触发器功能及动作特点。
2、确定实验线路连接，画出接线图，拟定实验必要的表格。
三、实验内容1．基本R S -锁存器功能与非门（74LS00）按图连接成基本 R S -锁存器，置位端S 和复位端R 接0/1开关，输出端Q 和Q 接LED 。
改变输入端R S ,的状态，测试并将测试结果填入下表中。
与R S -器真值表比较。
2. J-K 触发器逻辑功能测试：（1）测试异步复位端D R 和异步置位端D S 的功能。
74LS112触发器的D S 、D R 、J 、K 接0/1开关，输出端Q 和Q 接LED ，CP 接手动单脉冲源。
按下表要求，在D R 、D S 作用期间改变J 、K 、CP 的状态，观察LED 显示状态，测试并记录D R 、D S 对输出状态的控制作用。
（2）J-K 触发器逻辑功能测试：改变J 、K 的状态，并用D S 、D R 端对触发器进行异步置位或复位（即设置现态Q n ）。
按下表要求测试其逻辑功能并记录于表中。
（3）观察J-K 触发器分频功能74LS112按下图接线，J 、K 接高电平（1），CP 接1KHz 连续脉冲源，D R 、D S 接高电平（1）。
用示波器同时观察并记录CP 、Q 端波形，验证2分频的功能。
3. D 触发器74LS74逻辑功能测试：（1）测试异步复位端D R 和异步置位端D S 的功能。
74LS74一个触发器的D S 、D R 、D 接0/1开关，输出端Q 和Q 接LED ，CP 接手动单脉冲源。
按下表要求，在D R 、D S 作用期间改变D 、CP 的状态，观察LED 显示状态，测试并记录D S 、D S 对输出状态的控制作用。
（2）D 触发器逻辑功能测试：改变D 的状态，并用D S 、D R 端对触发器进行异步置位或复位（即设置现态Q n ）。
exp__数电实验四
数电实验报告（报告类别：正常迟交补做其他）报告分：加减分：实验题目：三态输出触发器及锁存器扣分系数：成绩：姓名:学号：学院：理学院年级：实验目的：1．掌握三态输出触发器及锁存器的功能及使用方法2.学会三态输出触发器及锁存器构成的功能电路专业：电子信息科学与技术班号：联系电话：实验日期：2013/5/15友情提示：实验报告必须按时、按实验项目交给老师实验仪器及材料：a) 双踪示波器b) 器件CD4043 （三态输出四R-S触发器）一片74LS75 （四位D锁存器）一片三、实验内容1．锁存器功能及应用图4.1为74LS75四D锁存器，每两个D锁存器由一个锁存信号G控制，当G为高电平时，输出端Q随输入端D信号的状态变化，当G由高变为低时，Q锁存在G端由高变低前Q 的电平上。
（1）验证图4.1锁存器功能，并列出功能状态表。
验证电路图如下功能状态表G D Q Q’1 0 0 11 1 1 00 0 Qn Qn’0 1 Qn Qn’注： Qn 为G端由高变低前Q的电平上。
（2）用74LS75组成数据锁存器按图4.2接线，1D~4D接逻辑开关作为数据输入端，G1，2和G3，4接到一起作为锁存选通信号ST，1Q~4Q分别接到7段译码器的A-D端，数据输出由数码管显示。
设：逻辑电平H为“1”，L为“0”ST=1，输入0001，0011，0111，观察数码管显示。
ST=0，输入不同数据，观察输出变化。
图4.2 图4.3测试电路图如下：实验结果如下：当ST=1，输入0001、0011、0111时，数码管依次显示数字：1，3，7，这与前面的电平的相位是一致的。
当ST=0时，不论输入怎么变化，输出数码管没有变化。
2．三态输出触发器功能及应用4043为三态R-S触发器，其包含有4个R-S触发器单元，输出端均用CMOS传输门对输出状态施加控制。
当传输门截止时，电路输出呈“三态”，即高阻状态。
管脚排列见图4.3。
（1）三态输出R-S触发器功能测试验证R-S触发器功能，并列出功能表。
D锁存器版图设计实验报告(DOC)
第一章：绪论1.1 简介1.1.1 集成电路集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。
通过集成电路版图设计，将立体的电路系统转变为二维平面图形。
利用版图制作掩模板，就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。
以最基本的MOS器件为例，工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。
按照电路设计的要求，在版图中用不同图层分别表示这些结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。
正确摆放各图层图形之间的位置关系，绘制完成的版图基本就是工艺生产出的器件俯视图。
器件参数如MOS管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠部分的尺寸。
其他尺寸由生产工艺条件决定，不能随意设定。
在工艺生产中，相同结构层相连即可导电，而不同结构层之间是由氧化层隔绝的，相互没有连接关系，只有制作通孔才能在不同结构层之间导电。
与工艺生产相对应的版图中默认不同图层之间的绝缘关系，因此可以不必画氧化层，却必须画各层之间的通孔。
另外，衬底在版图设计过程中默认存在，不必画出。
而各个N阱、P阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。
1.1.2 版图设计基本知识版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。
版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。
版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。
只有通过版图验证的芯片设计才进行制版和工艺流片。
设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence 中进行版图验证的工具主要有dracula和diva。
Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(L PE) 等一系列验证工作, 功能强于Diva。
d锁存器的工作原理_理论说明以及概述
d锁存器的工作原理理论说明以及概述1. 引言1.1 概述本篇文章旨在深入探讨D锁存器的工作原理、理论说明以及概述。
D锁存器作为数字电路中的一种重要元件，广泛应用于计算机系统及其他电子设备中。
通过本文的阐述，读者将能够了解D锁存器的基本原理、逻辑表达式以及其在实际应用中所具备的特点和优势。
1.2 文章结构文章主要分为五个部分，具体如下：第一部分是引言部分，对文章内容进行简要介绍，并列出文章结构和目的。
第二部分将详细阐述D锁存器的工作原理，包括简要介绍、数据输入与输出以及控制信号等方面。
第三部分将进行D锁存器的理论说明，包括布尔逻辑表达式、时序图示例以及状态转移图分析等内容。
第四部分将对D锁存器进行概述，涵盖其应用领域、特点和优势以及未来发展趋势等方面。
最后一部分是结论部分，总结D锁存器的工作原理和应用价值，并对未来发展进行展望和预测。
1.3 目的本文旨在帮助读者全面了解D锁存器的工作原理及其相关理论知识，为学习和应用D锁存器提供便利。
通过对D锁存器的概述和分析，我们将能够更好地理解其在数字电路中的重要性和应用价值，并展望未来发展的趋势。
2. D锁存器的工作原理2.1 简介D锁存器是一种重要的数字电路元件，用于存储和传输二进制数据。
它具有简单的结构和高度可靠性，被广泛应用于各种数字系统和电子设备中。
2.2 数据输入与输出D锁存器有两个主要的输入端：数据输入端（D）和时钟信号输入端（CLK）。
数据输入端接收一个二进制位作为输入，并将其存储在内部存储单元中。
时钟信号输入端控制着何时读取或写入数据。
D锁存器有一个数据输出端（Q），它将当前内部存储单元中的值传递给外部电路。
此外，还有一个补码输出端（/Q），它输出与Q相反的值。
2.3 控制信号除了数据输入和时钟信号外，D锁存器还可以具有其他控制信号，例如使能信号（EN）和复位信号（RST）。
使能信号控制是否执行读取或写入操作。
当使能信号为低电平时，输入不会影响D锁存器中的值；当使能信号为高电平时，才会进行读取或写入操作。
D锁存器版图设计实验报告
第一章：绪论1.1 简介1.1.1 集成电路集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。
通过集成电路版图设计，将立体的电路系统转变为二维平面图形。
利用版图制作掩模板，就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。
以最基本的MOS器件为例，工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。
按照电路设计的要求，在版图中用不同图层分别表示这些结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。
正确摆放各图层图形之间的位置关系，绘制完成的版图基本就是工艺生产出的器件俯视图。
器件参数如MOS管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠部分的尺寸。
其他尺寸由生产工艺条件决定，不能随意设定。
在工艺生产中，相同结构层相连即可导电，而不同结构层之间是由氧化层隔绝的，相互没有连接关系，只有制作通孔才能在不同结构层之间导电。
与工艺生产相对应的版图中默认不同图层之间的绝缘关系，因此可以不必画氧化层，却必须画各层之间的通孔。
另外，衬底在版图设计过程中默认存在，不必画出。
而各个N阱、P阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。
1.1.2 版图设计基本知识版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。
版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。
版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。
只有通过版图验证的芯片设计才进行制版和工艺流片。
设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence 中进行版图验证的工具主要有dracula和diva。
Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(L PE) 等一系列验证工作, 功能强于Diva。
数字逻辑设计第七章(2)D锁存器
RD DOUT[3:0]
Xi Yi Ci
X Y
S
CI CO
锁存器的应用
Si Ci+1
串行输入、串行输出 注意：时钟同步
QD Q C CLK
Xi Yi
时钟控制
再谈串行输入 加法器的实现
Ci
暂存
XY CI CO
S
Si
Ci+1
9
触发器
只在时钟信号的边沿改变其输出状态
正边沿 上升沿
负边沿 下降沿
CLK
Q
15
D锁存器 ——电平有效 D触发器 —— 边沿有效
触发器的应用
利用触发器作为移位寄存器（图1）
思考：能否将触发 器改为锁存器(图2) D
F/F
F/F
D Q Q1 D Q Q
CLK Q
CLK Q
D CLK
Q1 Q
16
CLK D
CLK
（图1）
latch
latch
Q1
DQ
DQ Q
CQ
CQ
（图1）
D触发器的定时参数
QQn+*1==SS++RR’’··QQ
Q —— 当前状态（原态、现态）
Q* —— 下一状态（新态、次态）
S·R = 0（约束条件）
31
J K C
C J K Qm Q
32
SQ
SQ
C 主 Qm C 从
RQ
RQ
逻辑符号 Q
JQ QL C
KQ
1 箝位
功能表
C=1期间，
JK Q
0 1
J的变化只引起 Qm改变一次
CLK=1时， 主锁存器不工作，Qm 保持不变 从锁存器工作，将 Qm 传送到输出端
锁存器实验实验报告
一、实验目的1. 理解锁存器的概念和功能。
2. 掌握锁存器的分类及其工作原理。
3. 通过实验验证锁存器的功能，加深对锁存器原理的理解。
二、实验器材1. 74LS373锁存器芯片2. 74LS04门电路芯片3. 电源4. 连接线5. 逻辑分析仪6. 示波器三、实验原理锁存器是一种具有记忆功能的数字电路，它可以将输入信号保持一段时间，直到新的输入信号到来。
锁存器分为同步锁存器和异步锁存器两种。
1. 同步锁存器：在时钟信号的作用下，输入信号被锁存。
74LS373芯片为同步锁存器，具有三态输出功能。
2. 异步锁存器：在任何时刻，输入信号都可以被锁存。
74LS04芯片为异步锁存器。
四、实验步骤1. 同步锁存器实验（1）搭建电路：将74LS373芯片的输入端分别连接到74LS04芯片的输出端，输出端连接到逻辑分析仪。
（2）设置输入信号：使用示波器观察74LS04芯片的输出信号，将其作为输入信号连接到74LS373芯片的D0-D7端。
（3）观察锁存效果：在时钟信号的作用下，观察逻辑分析仪的输出，验证74LS373芯片的锁存功能。
2. 异步锁存器实验（1）搭建电路：将74LS04芯片的输入端连接到电源，输出端连接到逻辑分析仪。
（2）设置输入信号：使用示波器观察电源信号，将其作为输入信号连接到74LS04芯片的输入端。
（3）观察锁存效果：在任何时刻，观察逻辑分析仪的输出，验证74LS04芯片的锁存功能。
五、实验结果与分析1. 同步锁存器实验结果：在时钟信号的作用下，逻辑分析仪的输出与74LS04芯片的输出信号保持一致，验证了74LS373芯片的锁存功能。
2. 异步锁存器实验结果：在任何时刻，逻辑分析仪的输出与电源信号保持一致，验证了74LS04芯片的锁存功能。
通过本次实验，我们掌握了锁存器的概念、分类和工作原理，并通过实验验证了锁存器的功能。
实验过程中，我们学会了使用逻辑分析仪和示波器观察信号，提高了动手能力。
六、实验总结1. 通过本次实验，我们深入理解了锁存器的概念和功能，掌握了锁存器的分类及其工作原理。
触发器、锁存器和寄存器实验
一、实验目的
掌握 J-K 触发器、D 锁存器和寄存器功能
二、实验项目内容
用 74LS112 芯片完成 J-K 触发器功能测试； 用 74LS75 芯片 D 锁存器功能测试 用 74LS194 芯片完成移位寄存器测试
三、实验过程
1．集成 JK 触发器功能测试
图 1-5-1 JK 触发器功能测试 （1）从 74LS112 中任选一个 JK 触发器进行实验。按图 1-5-1 接线，数据输入端
1
1
熟悉各引脚的功能，按图 1-6-2 完成芯片的接线，根据功能表完成实验，自行制 表记录实验结果。
图 1-6-2 74LS194 功能验证
四、实验结果及分析
1．集成 JK 触发器功能测试 实验结果： 表 1-5-1 JK 触发器特性表
SD
0 l 1 1
RD l 0 1 1
CLK X X ↓ ↓
J X X 0 0
0 1 1 1 0 0 1 0
SD、RD 同时输入高电平时，时钟信号为下边缘触发有如下几种情况： （1）J、K 同时输入低电平，电路工作状态不变 （2）J 输入高电平，K 输入低电平，电路处于置 1 状态 （3）J 输入低电平，K 输入高电平，电路处于置 0 状态 （4）J、K 同时输入高电平，电路工作状态会发生翻转 上述结果与理论错误！未找到引用源。=错误！未找到引用源。错误！未找到引用 源。相符合，验证了 J-K 触发器的功能。 2．四位 D 锁存器功能测试 实验结果： EN 1 1 1 0 0 0 0 1D 0 0 1 1 1 0 1 2D 0 1 0 0 1 1 1 3D 1 1 0 1 0 0 1 4D 1 0 1 0 0 1 1 1Q 0 0 1 1 1 1 1 2Q 0 1 0 0 0 0 0 3Q 1 1 0 0 0 0 0 4Q 1 0 1 1 1 1 1 保持 上种 状态 状态 并行 输出
三态输出触发器和锁存器实验报告有数据
三态输出触发器和锁存器实验报告1.引言三态输出触发器和锁存器是数字电路中常用的组合逻辑电路元件。
它们在计算机系统和通信系统中扮演着重要的角色。
本实验旨在通过实际操作和观察，了解三态输出触发器和锁存器的工作原理及其应用。
2.三态输出触发器2.1 三态输出触发器的基本原理三态输出触发器是一种具有三个输出状态的触发器。
它的输出可以处于高电平、低电平和高阻态之一。
在输入端给出使能信号时，触发器的输出会按照输入信号和触发器的特性进行相应的改变。
当使能信号为高电平时，输出根据输入信号和触发器的特性进行逻辑运算，将结果送到输出端。
当使能信号为低电平时，输出为高阻态，此时输出端不对外输出电信号。
2.2 三态输出触发器的应用三态输出触发器常用于总线控制、数据存储和数据传输等场景。
例如，在计算机系统中，总线控制器使用三态输出触发器来控制数据的传输和存储，实现数据的读写操作。
在通信系统中，三态输出触发器可以实现多路复用和分时复用等功能。
2.3 三态输出触发器的实验过程和结果在本实验中，我们使用了74LS125芯片来实现三态输出触发器。
首先，我们按照电路连接图将芯片与其他元件连接好。
然后，我们使用示波器对74LS125芯片的输出波形进行观测和记录。
接下来，我们通过改变使能信号的输入，观察输出波形的变化。
最后，我们根据实验结果总结出了74LS125芯片的使用方法和特性。
2.3.1 实验材料和设备•74LS125芯片•示波器•电缆和连接线•电源2.3.2 实验步骤1.连接电路：根据电路连接图将74LS125芯片与其他元件连接好。
2.设置示波器：将示波器连接到74LS125芯片的输出端，设置示波器的参数。
3.提供电源：为电路提供适当的电源。
4.观测波形：通过改变使能信号的输入，观测并记录输出波形的变化。
5.分析结果：根据实验结果分析74LS125芯片的使用方法和特性。
2.3.3 实验结果在实验过程中，我们观测到了使能信号和输出波形之间的关系。
数理逻辑实验报告六
实验内容：1．用逻辑图和VHDL语言设计D锁存器，并进行仿真与分析；2．用VHDL语言设计边沿触发式D触发器，并进行仿真与分析。
3．用VHDL语言设计边沿触发式JK触发器，并进行仿真与分析。
实验步骤和结果：D锁存器：1、编译后的正确的逻辑图为：波形发证后的结果为：2、用VHDL描述D锁存器library ieee;use ieee.std_logic_1164.all;entity VD_latch isport (D,EN:in std_logic;Q,QN:buffer std_logic);end VD_latch;architecture VD_latch_arch of VD_latch isbeginprocess(D,EN,Q)beginif (EN='1') then Q<=D;else Q<=Q;end if;QN<=not Q;end process;end VD_latch_arch;波形仿真后的结果为：7474（边沿D触发器）：3、编译后的正确的逻辑图为：波形仿真后的结果为：4、用VHDL语言描述7474（边沿D触发器）：代码：library ieee;use ieee.std_logic_1164.all;entity V7474 isport(d,clk,pr_l,clr_l:in std_logic;q,qn:out std_logic);end V7474;architecture V7474_arch of V7474 issignal pr,clr:std_logic;beginprocess(clr_l,clr,pr_l,pr,clk)beginpr <= not pr_l; clr <= not clr_l;if(clr and pr) = '1' then q <= '1';qn <= '1';elsif clr = '1' then q <= '0'; qn <= '1';elsif pr = '1' then q <= '1';qn <= '0';elsif (clk'event and clk='1')then q <= D;qn <= not D; end if;end process;end V7474_arch;波形仿真后的结果为：边沿JK触发器5、编译后的正确的逻辑图为：波形仿真后的结果为：6、用VHDL描述边沿JK触发器：代码：library ieee;use ieee.std_logic_1164.all;entity jk_7476 isport(pset,clr,clk,j,k:in std_logic;q,qb:out std_logic);end jk_7476;architecture jk_arch of jk_7476 issignal q_s,qb_s:std_logic;beginprocess(pset,clr,clk,j,k)isbeginif(pset='0')thenq_s<='1';qb_s<='0';elsif(clk 'event and clk='1')thenif(j='0')and(k='1')thenq_s<='0';qb_s<='1';elsif(j='1')and(k='0')thenq_s<='1';qb_s<='0';elsif(j='1')and(k='1')thenq_s<=not q_s;qb_s<=not qb_s;end if;end if;q<=q_s;qb<=qb_s;end process;end jk_arch;仿真后的结果：。
三态输出触发器及锁存器
实验九三态输出触发器及锁存器一、实验目的1．1．掌握三态触发器和锁存器的功能及使用方法。
2．2．学会用三态触发器和锁存器构成的功能电路。
二、实验仪器及材料1．双踪示波器一台2．器件：CD4043 （三态输出四R-S触发器）一片74LS75 （四位D锁存器）一片三、实验内容1．1．锁存器功能及应用图9.1为74LS75四D锁存器，每两个D锁存器由一个锁存信号G控制，当G为高电平时，输出端Q随输入端D信号的状态变化，当G由高变为低时，Q锁存在G端由高变低前Q 的电平上。
图9.1（1）验证图9.1锁存器功能，并列出功能状态表。
（2）用74LS75组成数据锁存器按图9.2接线，1D~4D接逻辑开关作为数据输入端，G1，2和G3，4接到一起作为锁存选通信号ST，1Q~4Q分别接到7段译码器的A-D端，数据输出由数码管显示。
设：逻辑电平H为“1”，L为“0”ST=1，输入0001，0011，0111，观察数码管显示。
ST=0，输入不同数据，观察输出变化。
图9.2 图9.32．三态输出触发器功能及应用4043为三态R-S触发器，其包含有4个R-S触发器单元，输出端均用CMOS传输门对输出状态施加控制。
当传输门截止时，电路输出呈“三态”，即高阻状态。
管脚排列见图9.3。
（1）三态输出R-S触发器功能测试验证R-S触发器功能，并列出功能表。
注意：（a）不用的输入端必须接地，输出端可悬空。
（b）注意判别高阻状态，参考方法：输出端为高阻状态时用万用表电压档测量电压为零，用电阻档测量电阻为无穷大。
（2）用三态触发器4043构成总线数据锁存器图9.4是用4043和一个四2输入端与非门4081（数据选通器）及一片4069（做缓冲器）构成的总线数据锁存器。
（A）分析电路的工作原理。
（提示：ST为选通端，R为复位端，EN为三态功能控制端）。
（B）写出输出端Q与输入端A、控制端ST、EN的逻辑关系。
（C）按图接线，测试电路功能，验证（1）的分析。
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第一章：绪论1.1 简介1.1.1 集成电路集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。
通过集成电路版图设计，将立体的电路系统转变为二维平面图形。
利用版图制作掩模板，就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。
以最基本的MOS器件为例，工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。
按照电路设计的要求，在版图中用不同图层分别表示这些结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。
正确摆放各图层图形之间的位置关系，绘制完成的版图基本就是工艺生产出的器件俯视图。
器件参数如MOS管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠部分的尺寸。
其他尺寸由生产工艺条件决定，不能随意设定。
在工艺生产中，相同结构层相连即可导电，而不同结构层之间是由氧化层隔绝的，相互没有连接关系，只有制作通孔才能在不同结构层之间导电。
与工艺生产相对应的版图中默认不同图层之间的绝缘关系，因此可以不必画氧化层，却必须画各层之间的通孔。
另外，衬底在版图设计过程中默认存在，不必画出。
而各个N阱、P阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。
1.1.2 版图设计基本知识版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。
版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。
版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。
只有通过版图验证的芯片设计才进行制版和工艺流片。
设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence 中进行版图验证的工具主要有dracula和diva。
Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(L PE) 等一系列验证工作, 功能强于Diva。
1.2 软件介绍Cadence是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA设计和PCB板设计。
Cadence在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。
Cadence包含的工具较多几乎包括了EDA 设计的方方面面。
第二章：D锁存器的介绍锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。
简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程。
时序波形图如下所示；第三章：D锁存器的电路图3.1 基于与非门的D锁存器在Quartus II里以电路为原理图进行时序仿真，查看是否满足锁存器的功能。
原理图如下：时序仿真波形图如下：由上图可知满足D锁存器的功能，原理图无误。
接下来绘制晶体管级的电路图。
3.1.1与非门电路，原理图如下所示利用candence软件绘制，具体绘制步骤由4.2说明。
仿真波形图如下IN1与IN2为输入，out为输出，则由波形图可知实现了二输入与非门的功能，因此电路正确。
2.创建二输入与非门的symbol，以便后面调用画D锁存器。
3．以上面的symbol为基础，画出完整电路它的时序仿真图如下所示：“D”为输入端，“clk”为使能端，“Q”为输出端，根据锁存器的原理可知，在clk为高电平的时候把D的值传给Q。
因此由波形图可知电路正确。
3.2 基于传输门和反相器的D锁存器3.2.1 反相器电路反相器的原理:两个MOS管的开启电压VGS(th)P<0， VGS(th)N >0，通常为了保证正常工作，要求VDD>|VGS(th)P|+V GS(th)N。
若输入vI为低电平(如0V)，则负载管导通，输入管截止，输出电压接近VDD。
若输入vI为高电平(如VDD)，则输入管导通，负载管截止，输出电压接近0V。
综上所述，当vI为低电平时vo为高电平；vI为高电平时vo为低电平，电路实现了非逻辑运算，是非门——反相器。
步骤：（1）打开cadence软件，进入系统，双击名为“icfb.sh”的图标；会出现以下窗口（2）新建：→Library;在弹出的窗口中输人名字“dff”然后进行选择Library的类型为“NCSU_TechLib_tsmc02”（3）继续新建：→Cellview→在Cellname中输人“fxq”弹出Virtuoso@ Schematic Editing : dff fxq schematic的对话框，画出电路图：（4）对电路进行仿真步骤如下：进行检查和保存，点击Check and Save→Tools→Analog Environment弹出窗口然后进行设定 Setup→Model Libraries弹出窗口进行选择，结果如下再点击Analyses→choose进行设定Stop Time设定为20u，然后点击Run 运行，成功后就会出现下面的窗口，然后进行时序仿真。
（5）波形图Results→Direct Plot→Transient Signal得到下图根据反相器的原理:当a为低电平时x为高电平；a为高电平时x为低电平，电路实现了非逻辑运算，是非门——反相器。
由上图（波形图）对比可知：反相器实验正确。
3.2.2 传输门电路传输门的原理:设控制信号C和的高低电平分别为V DD和0V，开启电压为V GS(th)1. C＝0，＝1时，只要输入信号v的范围不超过0～V DD，T1、T2同时夹断，输出与输入之I间呈高阻状态（>109Ω），象机械开关的开断状态一样，传输门不通。
2. C＝1，＝0时，只要R L远大于T1、T2的导通电阻，就有v O=v I，象机械开关的合拢状态一样，传输门导通。
步骤：在同一个library下新建(1)→Cellview→在Cellname中输人“csm”弹出Virtuoso@ Schematic Editing : dff csm schematic的对话框，画出电路图：（2）对电路进行仿真，步骤如下：进行检查和保存，点击Check and Save→Tools→Analog Environment然后进行设定 Setup→Model Libraries再点击Analyses进行设定Stop Time 设定为64u，然后点击Run运行，运行成功后点击Results→Direct Plot→Transient Signal得到波形图如下：根据传输门的原理 C＝1，＝0时，只要R远大于T1、T2的导通电阻，就有v O=v IL在 net14输入高电平同时net13输入低电平时，输入“b”=输出“y”（1为b，2为y，3为net13，4为net14），根据上图（波形图）可知传输门实验正确。
3.2.3 D锁存器电路根据前面的门级原理图绘制出晶体管级的电路图，步骤如下所示(1)→Cellview→在Cellname中输人“dc”弹出Virtuoso@ Schematic Editing : dff dc schematic的对话框，画出电路图：（2）对电路进行仿真，步骤如下：进行检查和保存，点击Check and Save→Tools→Analog Environment然后进行设定 Setup→Model Libraries再点击Analyses进行设定Stop Time 设定为640u，然后点击Run运行，运行成功后点击Results→Direct Plot→Transient Signal得到波形图如下：根据锁存器原理可知：在clk为高电平时，输出“f”=输入“d”(1为d，2为clk，3为f)。
根据上图（波形图）可知D锁存器电路正确。
第四章：D锁存器的版图4.1 D锁存器版图的设计步骤（以第2个原理图为例）(1)在同一个library即“dff”下新建：→Cellview→在Cellname：“dc”→Tool—Virtuoso，即弹出Virtuoso@ Layout Editing : dff dc layout对话框；然后根据晶体管级电路图绘制版图(2)将电路图分成3部分来绘制版图：1.先画pmos管画出有源区；其次画出栅，注意长度为0.5um;其次是衬底连接；注意串并联，源极和源极的连接等；在打接触孔后一定要画出金属层。
2.画nmos管，其绘制类似于pmos但是不需要N阱，且根据电路图nmos 管的宽度为2.0um长度为0.5um。
3.完成整个“dc”触发器的绘制及绘制输入、输出。
（3）版图的验证1．在绘制pmos和nmos的过程中就要不断地做DRC验证Verify→DRC→OK 然后点击窗口icfb如果没有错误会出现下图2．在整个版图绘制好以后继续DRC验证，成功之后添加端口在添加电源和地的端口时Create→Pin→sym pin →Terminal Names—vcc! 点击选择Display Pin Name 和jumper然后在Pin Type中选择metal1然后在版图对应vcc的位置上添加端口。
在添加gnd时步骤同vcc一致，但是在Terminal Names中填写gnd！在添加输入输出端口时Create→Pin→shape pin →Terminal Names—（输入为d，输出为f）点击选择Display Pin Name 和input或者output在LSW上选择对应的类型，然后在版图对应输入输出的位置上添加端口。
端口添加成功后进行验证。
3．首先还是进行DRC验证没有错误之后生成网表文件Verify→Extract→OK成功之后,然后进行LVS验证。
4．LVS原理LVS全称Layout Versus Schematics，是 Dracula 的验证工具，用来验证版图和逻辑图是否匹配。
LVS 在晶体管级比较版图和逻辑图的连接性，而且输出所有不一致的地方。
Dracula 从图形系统中产生版图数据。
Dracula 把 GDS2 格式的 Layout 文件转换为 Layout 网表，LOGLVS，Dracula网络编辑器，将Schematic 或 CDL 描述的门级和晶体管级的网表转化为 LVS 网表。
LVS 能够把每一个网络转化为一个电路模型。
从一个电路的输入和输出开始，LVS 跟踪两种电路模型。
Dracula 利用启发式每一次搜索电路的一步。
首先，LVS 跟踪、I/O 模型，然后搜索要求最少回溯的路径。