电路中如何消除方波跳变时产生的尖刺
变压器原边第一个电流尖峰该如何消除
变压器原边第一个电流尖峰该如何消除如上图以最常见的反激电源为例只要实际测试过开关电源原边电感电流波形的工程师，都看到过图中的这样一个波形，电流线性上升之前会冒出一个尖峰电流，并且有个时候甚至比正常的峰值电流还要高。
这个尖峰是有害的。
1、就是由于这个尖峰的存在，开关电源芯片为了防止误触发加入了前沿消隐，如果太高还是有可能误触发。
2、这个尖峰（di/dt很大）对开关电源EMI影响不小。
3、这个尖峰电流会增大MOS开关管开通时的交越损耗，降低效率4、客户看着不爽，工程师自己看着也不爽所以我们希望它越小越好最好是没有。
要降低这个尖峰就必须知道他的来源对于这个下面我来分享一下我的看法，如有错误还请指出。
对于反激拓扑中，在MOS管开启的那一瞬间，有2条实际接了线的路径，一条是驱动那边，另一条是mos的漏原极到电感，最后一个就是副边电流通过变压器耦合过来的。
1、MOS管开启时驱动电流由G流到S到地这条路径是有电流的（驱动电路上有驱动电阻限制驱动电流的这个电流不大）；2、另外一条通路从MOS下来的，从表面上看这条通路连接电感，电感上的这个电流实际上就是主电流是从0缓慢（相对于尖峰电流）上升的，但别忘了还有一个隐藏的通路就是变压器原边绕组是有寄生电容的（层间电容和匝间电容），这个寄生电容里面存储的电量瞬间由MOS到地放出，会产生一个较大尖峰电流。
3、还有一个就是从副边耦合过来的电流，我们都知道副边整流二极管从导通（正偏）到反偏的这个过程中二极管有一个反向恢复电流。
这个反向恢复电流是通过二极管和变压器副边绕组的，它会通过耦合折射到原边绕组上的（注意：在DCM下没有反向恢复电流）。
在反向电场作用下，Ｐ区电子被拉回Ｎ区，Ｎ区空穴被拉回Ｐ区，形成反向漂移电流IR，如下图所示；经过分析之后，这个尖峰电流由3部分组成：1、驱动电流（很小）2、原边绕组寄生电容通过MOS瞬间释放电流3、副边二极管反向恢复电流（DCM无反向恢复电流）好了我们知道主要是有2、3引起的这个电流，我们就可以对症下药了。
毛刺信号消除电路的研究与实现
第32卷第4期集宁师专学报Vol.32，No.42010年12月Journal of JiningTeachers College Dec.2010收稿日期：2010-06-13作者简介：聂阳，男，汉族，内蒙古乌兰察布市人，硕士，研究方向：系统级芯片设计、D SP 电路设计。
基金资助：2010年度内蒙古自治区高等学校科学研究项目：《基于FPG A 的数字电路教学方法变革与研究思路》（编号：N ）毛刺信号消除电路的研究与实现聂阳，赵鹏宇，荆丽丽(集宁师范学院物理系，内蒙古乌兰察布012000)摘要：本文分析了毛刺信号的消除电路，以电路实例给出毛刺信号消除的三种电路解决方案，并利用FPG A 和ED A 仿真软件给出了仿真结果，具有一定的工程指导意义。
关键词：毛刺信号；延时电路；定时电路中图分类号：TN 492文献标识码：A 文章编号：1009-7171(2010)04-0011-051引言信号在数字系统内部传输时，都有一定的延时。
延时的大小不仅与连线的长短和逻辑单元的数目有关，还受器件的制造工艺、工作电压、温度等条件的影响；同时信号的高低电平转换也需要一定的过渡时间[]1。
当多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为毛刺。
1.1电路理论分析根据理论分析，若实现如下电路y=ab +cd ，其电路原理图和仿真图如图1、2所示，从图2中可以看到4个信号都发生变化时，电路的输出产生毛刺。
图1电路原理图图2电路仿真图J 1021212集宁师专学报第32卷2毛刺信号消除电路解决方案2.1消除毛刺信号—增加冗余项函数式和真值表所描述的是静态逻辑，而竞争则是从一种稳态到另一种稳态的过程。
因此竞争是动态过程，它发生在输入变量变化时。
此时，若在两个卡诺图圆圈相切处增加一个冗余的卡诺图圈，即卡诺图的两圆相切处增加一个圆，可以消除逻辑冒险。
FPGA消除毛刺的方法
如何解决FPGA电路设计中的毛刺问题如何解决FPGA电路设计中的毛刺问题武汉大学电气工程学院张志杰汪翔引言随着半导体技术的飞速发展，FPGA（Field Programmable Gate Array）的计算能力、容量以及可靠性也有了很大的提高。
它正以高度灵活的用户现场编程功能、灵活的反复改写功能、高可靠性等优点，成为数字电路设计、数字信号处理等领域的新宠。
但和所有的数字电路一样，毛刺也是FPGA电路中的棘手问题。
它的出现会影响电路工作的稳定性、可靠性，严重时会导致整个数字系统的误动作和逻辑紊乱。
因此，如何有效正确的解决设计中出现的毛刺，就成为整个设计中的关键一环。
本文就FPGA设计中出现的毛刺问题，根据笔者自己的经验和体会，提出了几种简单可行的解决方法和思路，供同行供交流与参考。
FPGA电路中毛刺的产生我们知道，信号在FPGA器件中通过逻辑单元连线时，一定存在延时。
延时的大小不仅和连线的长短和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。
因此，信号在器件中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生了“竞争冒险”。
这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。
另外，由于FPGA以及其它的CPLD器件内部的分布电容和电感对电路中的毛刺基本没有什么过滤作用，因此这些毛刺信号就会被“保留”并传递到后一级，从而使得毛刺问题更加突出。
可见，即使是在最简单的逻辑运算中，如果出现多路信号同时跳变的情况，在通过内部走线之后，就一定会产生毛刺。
而现在使用在数字电路设计以及数字信号处理中的信号往往是由时钟控制的，多数据输入的复杂运算系统，甚至每个数据都由相当多的位数组成。
这时，每一级的毛刺都会对结果有严重的影响，如果是多级的设计，那么毛刺累加后甚至会影响整个设计的可靠性和精确性。
下面我们将以乘法运算电路来说明毛刺的产生以及去除，在实验中，我们使用的编程软件是Quartus II2.0，实验器件为CycloneEP1CF400I7。
电路中如何消除方波跳变时产生的尖刺
电路中如何消除方波跳变时产生的尖刺?解释一：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的（冗余）消去项，但是不能避免功能冒险，二是在芯片外部加电容。
三是增加选通电路。
在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。
解释二：竞争与冒险是数字电路中存在的一种现象。
由于元器件质量和设备工艺已达到相当高的水平，因而数字电路的故障往往是竞争与冒险引起的，所以要研究它们。
在一个复杂的数字电路的设计阶段，就完全预料电路中的竞争与冒险是困难的，有一些要通过实验来检查。
下面将说明组合数字电路中竞争与冒险的基本概念和确定消除它的一些基本方法。
竞争：在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后，这种现象称为竞争。
冒险：由于竞争而引起电路输出发生瞬间错误现象称为冒险。
表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。
竞争与冒险的关系：有竞争不一定会产生冒险，但有冒险就一定有竞争。
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
当组合逻辑电路存在冒险现象时，可以采取修改逻辑设计，增加选通电路，增加输出滤波等多种方法来消除冒险现象。
当一个门的输入有两个或两个以上的变量发生改变时，由于这些变量是经过不同路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争（Race）。
数字电路毛刺消除问题
数字电路⽑刺消除问题参考博⽂：和1. ⽑刺的产⽣原因：冒险和竞争使⽤分⽴元件设计电路时，由于PCB在⾛线时，存在分布电容和电容，所以在⼏ns内⽑刺被⾃然滤除，⽽在PLD内部没有分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题⽐较重要。
信号在FPGA器件内部通过连线和逻辑单元时，都有⼀定的延时。
延时的⼤⼩与连线的长短和逻辑单元的数⽬有关，同时还受器件的制造⼯艺、⼯作电压、温度等条件的影响。
信号的⾼低电平转换也需要⼀定的过渡时间。
由于存在这两⽅⾯因素，多路信号的电平值发⽣变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现⼀些不正确的尖峰信号，这些尖峰信号称为"⽑刺"。
如果⼀个组合逻辑电路中有"⽑刺"出现，就说明该电路存在"冒险"。
可以概括的讲，只要输⼊信号同时变化，（经过内部⾛线）组合逻辑必将产⽣⽑刺。
将它们的输出直接连接到时钟输⼊端、清零或置位端⼝的设计⽅法是错误的，这可能会导致严重的后果。
所以我们必须检查设计中所有时钟、清零和置位等对⽑刺敏感的输⼊端⼝，确保输⼊不会含有任何⽑刺。
存在逻辑冒险的电路：仿真波形：2. 判断是否存在冒险关于冒险的知识，数电书上有详细的说明，当时没有认真学，只了解个⼤概，现在⼜要重新看...还记得当年画卡诺图时的痛苦冒险按照产⽣⽅式分为静态冒险 & 动态冒险两⼤类。
静态冒险指输⼊有变化，⽽输出不应该变化时产⽣的窄脉冲；动态冒险指输⼊变化时，输出也应该变化时产⽣的冒险。
动态冒险是由静态冒险引起的，所以，存在动态冒险的电路也存在静态冒险。
静态冒险根据产⽣条件不同，分为功能冒险和逻辑冒险两种。
当有两个或两个以上的输⼊信号同时变化时，在输出端有⽑刺，称为功能冒险；如果只有⼀个输⼊变量变化时，出现的冒险称为逻辑冒险。
因为动态冒险是由静态冒险引起的，所以消除了静态冒险，也就消除了动态冒险。
毛刺与抗干扰
毛刺与抗干扰在FPGA的设计中，毛刺现象是影响设计效率和数字系统设计有效性和可靠性的主要因素。
由于信号在FPGA的内部走线和通过逻辑单元时造成的延迟，在多路信号变化的瞬间，组合逻辑的输出常常产生一些小的尖峰，即毛刺信号，这是由FPGA内部结构特性决定的。
毛刺现象在FPGA的设计中是不可避免的，有时任何一点毛刺就可以导致系统出错，尤其是对尖峰脉冲或脉冲边沿敏感的电路更是如此。
因此，克服和解决毛刺问题对现代数字系统设计尤为重要。
一、FPGA电路中毛刺的产生我们知道，信号在FPGA器件中通过逻辑单元连线时，一定存在延时。
延时的大小不仅和连线的长短有关，还和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。
因此，信号在器件中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生了“竞争冒险”。
这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。
另外，由于FPGA及其他的CPLD器件内部的分布电容和电感对电路中的毛刺基本没有什么过滤作用，因此这些毛刺信号就会被“保留”并传递到下一级，从而使得毛刺问题更加突出。
可见，即使是在最简单的逻辑运算中，如果出现了多路信号同时跳变的情况，在通过内部走线之后，就一定会产生毛刺。
而现在在数字电路设计及数字信号处理中的信号往往是由时钟控制的，多数据输入的复杂运算系统，甚至每个数据都由相当多的位数组成。
这时，每一级的毛刺都会对结果有严重的影响，如果是多级的设计，那么毛刺累加后甚至会影响整个设计的可靠性和精确性。
总的来说，毛刺发生的条件就是同一时刻有多个信号输入发生改变。
二、毛刺的消除方法1.利用冗余项法利用冗余项消除毛刺有两种方法：代数法和卡诺图法，两者都是通过增加冗余项来消除险象，只是前者针对于函数表达式而后者针对于真值表。
以卡诺图为例，若两个卡诺图的两圆相切，其对应的电路就可能产生险象。
因此，修改卡诺图，在卡诺图的两圆相切处增加一个圆，以增加多余项来消除逻辑冒险。
电路中如何消除方波跳变时产生的尖刺.doc
电路中如何消除方波跳变时产生的尖刺?解释一：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的（冗余）消去项，但是不能避免功能冒险，二是在芯片外部加电容。
三是增加选通电路。
在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。
解释二：竞争与冒险是数字电路中存在的一种现象。
由于元器件质量和设备工艺已达到相当高的水平，因而数字电路的故障往往是竞争与冒险引起的，所以要研究它们。
在一个复杂的数字电路的设计阶段，就完全预料电路中的竞争与冒险是困难的，有一些要通过实验来检查。
下面将说明组合数字电路中竞争与冒险的基本概念和确定消除它的一些基本方法。
竞争：在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后，这种现象称为竞争。
冒险：由于竞争而引起电路输出发生瞬间错误现象称为冒险。
表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。
竞争与冒险的关系：有竞争不一定会产生冒险，但有冒险就一定有竞争。
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
当组合逻辑电路存在冒险现象时，可以采取修改逻辑设计，增加选通电路，增加输出滤波等多种方法来消除冒险现象。
当一个门的输入有两个或两个以上的变量发生改变时，由于这些变量是经过不同路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争（Race）。
竞争的结果若导致冒险或险象（Hazard）发生（例如毛刺），并造成错误的后果，那么就称这种竞争为临界竞争。
毛刺产生和消除
数字逻辑基础LOGO毛刺产生及消除传播延迟不仅限制电路工作的速度，它们也会在输出端引起不期望的多余跳变。
这些多余的跳变，称为“毛刺”。
⏹这将导致当其中一个信号发生改变时，给信号提供了两条或更多的流过电路的路径，并且其中一条路径的延迟时间比其他路径长。
⏹当信号路径在输出门重组时，这个在一条路径上增加的时间延迟会产生毛刺。
毛刺产生及消除当一个输入信号通过两条路径或多条路径驱动的一个输出，其中一条路径有反相器而另外一条没有时，通常会出现非对称的延迟。
包含反相器会产生毛刺的组合逻辑结构毛刺产生及消除毛刺生成逻辑结构和时序分析毛刺产生及消除当一个输入用于两个积项（或者和之积方程式的两个和项)，以及反相器在其中一项中有而另一项中没有时，将会产生毛刺。
在该卡诺图中，两个圆圈决定了最小逻辑表达式。
B·C 独立于A 。
当B 变化时，两种不同的积项必须在输出时重组以保持输出为高，这就是引起毛刺的原因。
产生毛刺的电路毛刺该设计保存在\eda_verilog\glitch 目录下毛刺产生及消除电路产生毛刺可以通过它原理图、卡诺图或者是逻辑等式验证。
⏹在原理图中，输入后面有多条到达输出的路径，并且其中一条有反相器而其他路径没有就会产生毛刺。
⏹在卡诺图中，假如画的圈是相邻的但不重叠，那么那些没有被圈圈住的相邻项将有可能产生短时脉冲干扰。
毛刺产生及消除可能的毛刺没有毛刺没有毛刺毛刺产生及消除对于毛刺的产生，一个逻辑电路必须对驱动所有输入到适当的水平的耦合变量“很敏感”，这样就只有耦合变量可以影响输出。
在一个SOP 电路中，这意味着除了耦合输入外的所有的输入必须被驱动到“1”，这样它们对第一级与门的输出就不会产生影响。
这种情况为逻辑电路消除毛刺提供了一个直观的方法：将所有多余的输入信号组合到一个新的第一级的逻辑输入（例如，SOP 电路的与门），并将这个新增加的门添加到电路中。
毛刺产生及消除逻辑表达式：耦合项是A ，多余项可以组合成项的形式，将这项添加到电路组成方程式。
开关电源尖剌产生的原因和解决方法电源
开关电源尖剌产生的缘由和解决方法 - 电源众所周知，开关电源与线性电源相比有很多优点，最突出的就是其效率高。
高效率又带来或造成了其他的很多优点。
但是开关电源又有一个突出的缺点，就是输出电压中尖刺形成分很大，简称尖刺很大。
尖刺大造成了很多问题，它对输入电网和输出负载形成了高频躁扰，影响负载和其它设备的工作。
这就在很多领域中限制了它的应用。
本文论述如何利用谐振现象，以一个简洁的处理方法，达到减小尖刺的目的。
一、尖剌产生的缘由尖刺是怎样产生的呢原来，实际上能做出来的电感、电容元件和安装电路，自身总存在肯定的分布电容和分布电感。
它们组成了比较简单的电路，有一个或几个谐振频率点，在迂到同频率的电压谐波时，就会产生衰减振荡，第一个正半波就是尖刺。
在实际中，分布电容大约在几个PF以下，分布电感大约在几个MH以下。
这种谐振频率大约处于OMc以上的范围内。
由于滤波电路接受的是方波形的电压，而这种电压波形含有很丰富的高次谐波，也就是说高次谐波的幅值比较大。
在现在常用的设计中，开关电源的基波频率一般定在30至300Kc范围内，那么在10Mc以上范围的高次谐波就会有较大的幅值，因此形成尖刺几乎是必定的。
开关电源是由开关管产生占空比可变的方波电压，然后通过LC电感电容滤波电路变成平直的直流输出电压，上面叠加着尖刺。
问题在于，这种尖刺很难被滤除掉。
这与电压的大小、安装电路的外形等有关，一般在几十mV至一百多mV。
二、减小尖剌的方法怎样才能减小尖刺、使它处于几毫伏甚至小于一毫伏呢，从以上工业科技进展分析可以看出，在滤波环节上下功夫难以有很大的效果，由于要消退分布电容电感是做不到的。
接受多级滤波虽能减小尖剌，但使系统不稳定，简洁造成自激。
可以在减弱开关波形的高次谐波幅值上想方法。
在富利叶级数开放后，可以看出：方波高次谐波的幅值是与次数成反比，An=K/nn是谐波次数，K是常数。
三角波高次谐波的幅值是与次数的平方成反比，An=K/n2.这就是说，三角波与方波相比，其高次谐波的幅值要小得多。
对PWM型功率放大器进行长线传输波形整型及剔除尖峰干扰过程详解
对PWM型功率放大器进行长线传输波形整型及剔除
尖峰干扰过程详解
PWM型功率放大器，因其效率高、体积小，重量轻，即功率密度大等原因，广泛应用于电动机的驱动等场合。
PWM型功率放大器的输出，是一种频率固定，占空比可连续调节变化的脉冲信号。
由于长线（功率放大器与负载之间的连接导线，具有等效电阻和等效电感）传输；以及PWM型功率放大器的布板；功率元器件、滤波电容器的选型及容值（容值与负载电流相关、额定电压与功率电源电压相关）的选择；开关死区等的影响，从负载端（电动机输入端）测量时，调宽脉冲的上升沿和下降沿均会附加上一个振荡衰减型的尖峰干扰，可能会对电动机或其它设备造成干扰、损伤甚至破坏，因此必须对该输出信号进行波形整型，剔除尖峰干扰，恢复为近似理想波形。
1 形成尖峰干扰的原因
工程实际中的高电压、大电流型PWM波，在其上升沿和下降沿可能附加振荡衰减型尖峰干扰（如图1所示）。
而与之相对应的近似理想波形（如图2所示）。
方波信号过冲的去除
方波信号过冲的去除
方波信号过冲，通常出现在数字电路的输出端或传输线中，主要是由于器件开关速度、负载效应、电源内阻、传输线特性阻抗不匹配等因素引起的。
过冲会导致信号超过其理想的高电平或低电平值，这不仅会违反逻辑门限要求，还可能引起噪声、误触发其他电路元件，甚至损坏敏感器件。
去除方波信号过冲的常见方法包括：
1.接入滤波电容：在输出端并联一个适当的电解电容或陶瓷电容，可以作为高频去耦和滤波元件，减少尖峰脉冲的影响。
但要注意，电容的选择必须考虑到对信号上升沿和下降沿的影响，以确保不会过分降低信号的边沿速率。
2.使用RC滤波器：设计合理的RC低通滤波器网络，它可以衰减高频成分而保留低频信号完整性，从而消除过冲。
3.端接匹配技术：对于长距离传输线，通过末端阻抗匹配（如50欧姆匹配）来减少反射，从而避免过冲现象。
4..驱动能力调整：优化驱动器的输出阻抗与负载之间的匹配关系，或者选择具有更强电流驱动能力的驱动器。
5.增加缓冲级：在输出前加入施密特触发器或其他类型的缓冲器，以整形输出信号，消除过冲。
6.预加重/去加重：对于高速信号，可以在发送端进行预加重处理，而在接收端进行去加重，改善信号质量，减少过冲。
7.设计时考虑信号完整性和EMC规范：合理布局布线，避免信
号路径中的串扰和干扰源影响。
8.采用有源钳位电路：利用晶体管等器件构成的有源钳位电路，能够在检测到过冲时快速响应，将信号幅度限制在允许范围内。
综合应用上述方法，根据具体电路情况和系统需求，可以有效地控制和减少方波信号的过冲现象。
数字电路中毛刺噪声的防治
ｂ ｕ ｒ ｒ ｎ ｏ ｉ ｓ ｅ ｉ ｎ ｔ ｈ ｅ ｓ ｉ ｇ ｎ ｌ ａ ｏ ｎ ｔ ｈ ｅ ｏ ｄ ｄ ／ ｅ ｖ ｅ ｎ ｖ ａ ｌ ｉ ｄ ａ ｔ ｏ ｒ ． Ｔ ｈ ｅ ｂ ｕ ｒ ｎ ｏ ｉ ｓ ｅ ｉ ｓ ｐ ｒ ｅ ｖ ｅ ｎ ｔ ｅ ｄ ｔ ｈ ｒ ｏ ｕ ｇ ｈ ｔ ｗ ｏ ｍ ａ ｉ ｎ ｗ ａ ｙ ｓ ． （ １ ）Ｔ ｈｅ ｉ ｄ ｅ ａ ｌ ｓ ｉ ｎａ ｇ ｌ ｉ ｓ ｒ ｅ ｓ ｔ ｏ ｒ ｅ ｄ ｏ ｎ ｔ ｈ ｅ ｓ ｔ ｒ ｏ ｂ ｅ ｎ ｄ“ ａ ａ ｎ ｄ ” ． （ ２ ）Ｔ ｈ ｅ ｇ ａ ｔ ｅ ｄ ｏ ｏ ｒ ｏ ｆ ｂ ｕ ｒ ｎ ｏ ｉ ｓ ｅ ｉ ｓ ｂ ｌ ｏ ｃ ｋ ｅ ｄ ｏ ｎ ｔ ｈ ｅ Ｒ Ｃ ｉ ｎ ｔ ｅ ｇ ｒ ａ ｔ ｅ ｄ ｃ ｉ ｒ ｃ ｕ ｉ ｔ ｉ ｎ ｄ ｉ ｇ ｉ ｔ ｌ ａ ｅ ｌ ｅ ｃ ｔ ｒ ｏ ｎ －
■一 投■
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器 件 与 电 路 口
囿 憧 囿 响 ⑥６ 旷 ＠凹 ６
数 字 电路 中毛 刺 噪 声 的 防治
张 碧 翔
・ 技 术 交 流 ・
（ 四川机 电职业技 术学院 电子 电气 系， 四川 攀枝花 ６ １ ７ ０ ０ ０ ） 【 摘 要】 在进行 数字电子产 品研制过程 中， 必然会 遇到各种各样 的噪声。为 了揭示毛刺 噪声的根源 ， 通过 实验对传
ｉ ｃ ｐ ｏｄ ｒ ｕ ｃ ｔ ｓ ．Ｉ ｎ Ｐ ｒ ａ ｃ ｔ ｉ ｃ ｅ， ｔ ｈ ｅ ｂ ｕ ｒ ｒ ｎ ｏ ｉ ｓ ｅ ｉ ｓ ｓ ｕ ｐ ｐ ｒ ｅ ｓ ｓ ｅ ｄ ｉ ｎ ｄ ｉ ｇ ｉ ｔ ａ ｌ ｃ ｉ ｒ ｃ ｕ ｉ ｔ ｓ ｆ ｏ ｅ ｑ ｕ ｉ ｐ ｍｅ ｎ ｔ ｔ ｈ ｒ ｏ ｕ ｇ ｈ ｈｅ ｔ ｓ ｅ ｍｅ ａ ｓ ｕ ｒ ｅ ｓ ． Ｉ ｔ ｈ ａ ｓ ｒ ｅ ａ ｃ ｈ ｅ ｄ
开关电源的尖峰处理及其抑制方法
开关电源的尖峰处理及其抑制方法电源纹波会干扰电子设备的正常工作，引起诸如计算机死机、数据处理出错及控制系统失灵等故障，给生产和科研酿成难以估量的损失，因此必须采取措施加以抑制。
产生尖峰的原因很多，以下着重说明滤波电路对二极管反向恢复时间所产生的纹波尖峰加以分析，并总结出几种有效的抑制措施。
2滤波电路为减小电源尖峰干扰需要在电源进线端和电源输出线端分别加入滤波电路。
2.1电源进线端滤波器在电源进线端通常采用如图1所示电路。
该电路对共模和差模纹波干扰均有较好抑制作用。
图中各元器件的作用：（1）L1,L2,C1用于滤除差模干扰信号。
L1,L2磁芯面积不宜太小，以免饱和。
电感量几毫亨至几十毫亨。
C1为电源跨接电容，又称X电容。
用陶瓷电容或聚脂薄膜电容效果更好。
电容量取0.22μF～0.47μF。
（2）L3，L4，C2，C3用于滤除共模干扰信号。
L3，L4要求圈数相同，一般取10，电感量2mH左右。
C2，C3为旁路电容，又称Y电容。
电容量要求2200pF左右。
电容量过大，影响设备的绝缘性能。
在同一磁芯上绕两个匝数相等的线圈。
电源往返电流在磁芯中产生大小相等、方向相反的磁通。
故对差模信号电感L3、L4不起作用（见图2），但对于相线与地线间共模信号，呈现为一个大电感。
其等效电路如图3所示。
由等效电路知：令L1=L2=M=L，UN=RCI1同时RC RL，则：图1电源进线端滤波电路(1)一般ωL RL，则：。
式（1）表明，对共模信号Ug而言，共模电感呈现很大的阻抗。
2.2输出端滤波器输出端滤波器大都采用LC滤波电路。
其元件选择一般资料中均有。
为进一步降低纹波，需加入二次LC滤波电路。
LC滤波电路中L值不宜过大，以免引起自激，电感线圈一般以1～2匝为宜。
电容宜采用多只并联的方法，以降低等效串联电阻。
同时采样回路中要加入RC前馈采样网络。
图2共模电感对差模信号不起作用如果加入滤波器后，效果仍不理想，则要详细检查公共地线的长度、线径是否合适。
三极管基极输入方波有尖峰跳变
标题：三极管基极输入方波有尖峰跳变的原理与影响一、引言在电子学领域，三极管是一种重要的半导体器件，常被用于信号放大、开关控制等电路中。
而当三极管的基极输入方波时，常会出现尖峰跳变的现象。
本文将对三极管基极输入方波有尖峰跳变的原理与影响进行全面的探讨。
二、三极管基极输入方波有尖峰跳变的原理1. 方波信号我们需要了解什么是方波信号。
方波信号是一种在电子学中常见的周期性信号，其波形呈现为矩形，即在一个周期内信号值在高电平和低电平之间切换。
2. 三极管的工作原理三极管主要由发射极、基极和集电极构成。
当在三极管的基极输入方波信号时，由于基极和发射极之间的PN结存在少子扩散电容，当方波信号由低电平切换至高电平时，会导致基极电容和集电极电容之间的电荷重分布，最终产生尖峰跳变的现象。
3. 尖峰跳变的原因尖峰跳变主要是由于基极和集电极之间的电容充电和放电过程所导致的。
当方波信号由低电平切换至高电平时，由于电荷的积累和分布，会在信号上出现尖峰，称之为尖峰跳变。
三、三极管基极输入方波有尖峰跳变的影响1. 对信号传输的影响尖峰跳变会对信号的传输造成一定的干扰，尤其是在高频信号传输中，会导致信号失真和抖动现象。
2. 对电路稳定性的影响尖峰跳变会导致电路的稳定性下降，特别是在对信号精度要求较高的电路中，需要特别注意尖峰跳变对电路稳定性的影响。
3. 对系统整体性能的影响尖峰跳变可能会影响系统的整体性能，特别是在高精度、高稳定性要求的系统中，需要对尖峰跳变进行有效的补偿和控制。
四、总结和回顾本文首先从方波信号、三极管的工作原理入手，详细分析了三极管基极输入方波有尖峰跳变的原理和影响。
尖峰跳变的存在对信号传输、电路稳定性和系统整体性能都会产生一定的影响，因此在实际电路设计中需要尽量避免或有效补偿尖峰跳变。
五、个人观点和理解在工程实践中，尖峰跳变是一个常见且需要重视的问题，对于保证电路稳定性和信号传输质量至关重要。
需要在实际设计中采取有效的措施来克服尖峰跳变带来的影响，以确保电路的性能和稳定性。
毛刺 电路设计中的术语
毛刺电路设计中的术语
穿过尘埃漂浮到你耳边的小声的喋喋不休，你知道，这是你一句不离电路设计的术语“毛刺”。
毛刺是指电路中由于制造工艺不足或元件无意触发的门面，其危害是由于它的无法预测的特性并在电路运行时不断地改变，这给电路调试和设计带来了不小的挑战。
由于毛刺的存在，电路调试时间变长，而且不可预测性是其最大的危害，它可能会破坏电路功能，甚至有可能烧毁电路。
因此，毛刺需要设计师仔细考虑并采取措施去消除它，保证电路的稳定性和正常运行。
消除毛刺的常见方法有很多，比如，接地完善，因为在两个电源相连的地方，就可能产生毛刺；还有电容和电感，能够抑制持续时间较短且强度较大的毛刺；另一种比较常见的手段是增加门面稳定性，延长门面时间，使毛刺变得更加稳定。
除了上述介绍的常见方法，也可以采取更高级的方法，比如用软件去实现正确的状态，或者采用超低噪音的元件，以达到最佳的抑制余波的结果，最后确保电路的准确性和可靠性。
总之，毛刺是电路设计中一个很棘手的问题，它的存在会严重影响电路的调试和运行，为了保证电路正常运行，我们需要综合考虑多重因素去进行抑制和消除毛刺。
数字电路中毛刺噪声的防治
数字电路中毛刺噪声的防治张碧翔【摘要】在进行数字电子产品研制过程中,必然会遇到各种各样的噪声.为了揭示毛刺噪声的根源,通过实验对传输信号中的毛刺噪声波形进行反复比较.采用奇/偶校验器来检测信号传输过程中毛刺噪声是否存在.采用两种主要方法消灭毛刺噪声:(1)应用选通脉冲和“与门”电路来恢复尖峰噪声中的理想脉冲信号.(2)用RC积分电路削弱毛刺噪声.实践中,使用这些措施去抑制数码电子产品的毛刺噪声,都达到了事半功倍的效果.【期刊名称】《电声技术》【年(卷),期】2014(038)011【总页数】3页(P31-33)【关键词】奇偶校验电路;尖峰噪声;选通脉冲;RC积分电路【作者】张碧翔【作者单位】四川机电职业技术学院电子电气系,四川攀枝花617000【正文语种】中文【中图分类】TN791 引言在设备的数字系统组合逻辑电路设计中往往把组件看成是理想的，信号的变化是立即的，没有延迟的，不考虑边缘的倾斜。
数字信号在传输线上的传递没有干扰或其他偶然原因。
这样设计好的电路尽管无误，工艺也符合装配要求。
实际工作中，代码传输、储藏、处理过程却出现了逻辑功能紊乱。
通过对数字电路中信号的观察，罪魁祸首是毛刺噪声造成。
所谓毛刺噪声[1]指数字信号在维持高电平过程中出现了负尖峰脉冲，即将1变成0，又称0型冒险，或在维持低电平过程中出现了正尖峰脉冲，即将0变成1，又称1型冒险。
如图1所示，图中上部分为毛刺噪声中的0型冒险，图中下部分为毛刺噪声的1型冒险，它们和过冲或振铃等噪声在信号时间轴上的位置有着本质的区别，它存在于脉冲信号的波峰或波谷中。
在数字系统组合逻辑电路中，电路对脉冲信号都比较敏感，毛刺噪声也不例外，它会使电路发生误动作，造成设备功能紊乱。
2 应用奇偶校验器自动检测数字信号中毛刺噪声数字电子产品在使用过程中，由于系统内上下级间不匹配的连接线，电子元器件内部分子的热运动、元器件在电路板的空间布置、元器件表面状态引起的闪烁、具有杂波辐射及接地不良的电源系统，周围外部环境因素（市电干扰、温度变化、机械振动、电磁感应、辐射、宇宙的尘埃等）都会使传输信号造成彼此感应，使代码出错，将1变成0或将0变成1，信号出现毛刺噪声[2]。
组合电路中的竞争冒险
图3-50 由于竞争而产生的尖峰脉冲
在图3-50（a）中，A 与 B同时分别由1变到0，0变到1时，做 以下3种情况的分析。
（1）不考虑信号通过与门的延迟时间，则与门输出 L 0 。 （2）考虑信号通过与门的延迟时间，且 B在 A下降到低于 VIL(max) 之前就上升到高于VIL(max) ，这时在输出端将出现不符 合逻辑规律的正尖峰脉冲，如图3-50（a）输出波形 所示， 其中 t 表示从一个稳态过渡到另一个稳态的过渡时间。 （3）考虑信号通过与门的延迟时间，但 B在A 下降到低于 VIL(max) 之后才上升到高于 VIL(max) ，这时在输出端将不出现正 尖峰脉冲。
1.2 组合电路中的竞争冒险 判别方法
如图3-51所示，如果组合逻辑电路的输出表达式在一定条件 下能化简成 L AA 或 L A A，由于 A，A 是通过不同途径到达 或门、与门的输入端， A从0跳变到1或从1跳变到0时，A 必然要 从相反方向同时跳变，因此可能产生竞争冒险。
图3-51 门电路输入A ，A 将可能出现竞争冒险
如果逻辑表达式较复杂，通常可采用卡诺图的方法来 进行判别。例如，逻辑表达式 L AB AC AC ，如图352所示画出函数L 的卡诺图。
图3-52 L AB AC AC 卡诺图
通过以上分析可知，在输入变量每次只有一个状态发生改变 的简单情况下，判断逻辑表达式是否存在竞争冒险的方法如下。
在图3-50（b）中，A 与 B同时分别由1变到0，0变到1时，做 以下3种情况的分析。
（1）不考虑信号通过或门的延迟时间，则或门输出 L 1。 （2）考虑信号通过或门的延迟时间，且 B在 A 下降到低于 VIH(min) 之后才上升到高于 VIH(min) ，这时在输出端将出现不符 合逻辑规律的负尖峰脉冲，如图3-50（b）输出波形 所示， 其中 t 表示从一个稳态过渡到另一个稳态的过渡时间。 （3）考虑信号通过或门的延迟时间，但 B在A 下降到低于 VIH(min) 之前就上升到高于VIH(min) ，这时在输出端将不出现负 尖峰脉冲。
信号过冲及消除方法
信号过冲及消除方法在组合逻辑电路中，信号要经过一系列的门电路和信号变换。
由于延迟的作用使得当输入信号发生变化时，其输出信号不能同步地跟随输入信号变化，而是经过一段过渡时间后才能达到原先所期望的状态。
这时会产生小的寄生毛刺信号，使电路产生瞬间的错误输出，造成逻辑功能的瞬时紊乱。
在FPGA内部没有分布电感和电容，无法预见的毛刺信号可通过设计电路传播，从而使电路出现错误的逻辑输出。
任何组合电路、反馈电路和计数器都可能是潜在的毛刺信号发生器。
毛刺并不是对所有输入都有危害，如触发器的D输入端，只要毛刺不出现在时钟的上升沿并满足数据的建立保持时间，就不会对系统造成危害。
而当毛刺信号成为系统的启动信号、控制信号、握手信号，触发器的清零信号(CLEAR)、预置信号(PRESET)、时钟输入信号(CLK)或锁存器的输入信号就会产生逻辑错误。
任何一点毛刺都可能使系统出错，因此消除毛刺信号是FPGA设计中的一个重要问题。
毛刺问题在电路连线上是找不出原因的，只能从逻辑设计上采取措施加以解决。
消除毛刺的一般方法有以下几种：(1)利用冗余项消除毛刺函数式和真值表所描述的是静态逻辑，而竞争则是从一种稳态到另一种稳态的过程。
因此竞争是动态过程，它发生在输入变量变化时。
此时，修改卡诺图，增加多余项，在卡诺图的两圆相切处增加一个圆，可以消除逻辑冒险。
但该法对于计数器型产生的毛刺是无法消除的。
(2)取样法由于冒险出现在变量发生变化的时刻，如果待信号稳定之后加入取样脉冲，那么就只有在取样脉冲作用期间输出的信号才能有效。
这样可以避免产生的毛刺影响输出波形。
(3)吸收法增加输出滤波，在输出端接上小电容C可以滤除毛刺。
但输出波形的前后沿将变坏，在对波形要求较严格时，应再加整形电路，该方法不宜在中间级使用。
(4)延迟办法因为毛刺最终是由于延迟造成的，所以可以找出产生延迟的支路。
对于相对延迟小的支路，加上毛刺宽度的延迟可以消除毛刺。
但有时随着负载增加，毛刺会继续出现，因而这种方法也是有局限性的。
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电路中如何消除方波跳变时产生的尖刺?
解释一：
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的（冗余）消去项，但是不能避免功能冒险，二是在芯片外部加电容。
三是增加选通电路。
在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。
解释二：
竞争与冒险是数字电路中存在的一种现象。
由于元器件质量和设备工艺已达到相当高的水平，因而数字电路的故障往往是竞争与冒险引起的，所以要研究它们。
在一个复杂的数字电路的设计阶段，就完全预料电路中的竞争与冒险是困难的，有一些要通过实验来检查。
下面将说明组合数字电路中竞争与冒险的基本概念和确定消除它的一些基本方法。
竞争：在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后，这种现象称为竞争。
冒险：由于竞争而引起电路输出发生瞬间错误现象称为冒险。
表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。
竞争与冒险的关系：有竞争不一定会产生冒险，但有冒险就一定有竞争。
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
当组合逻辑电路存在冒险现象时，可以采取修改逻辑设计，增加选通电路，增加输出滤波等多种方法来消除冒险现象。
当一个门的输入有两个或两个以上的变量发生改变时，由于这些变量是经过不同路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争（Race）。
竞争的结果若导致冒险或险象（Hazard）发生（例如毛刺），并造成错误的后果，那么就称这种竞争为临界竞争。
若竞争的结果没有导致冒险发生，或虽有冒险发生，但不影响系统的工作，那么就称这种竞争为非临界竞争。
组合逻辑电路的险象仅在信号状态改变的时刻出现毛刺，这种冒险是过渡性的，它不会使稳态值偏离正常值，但在时序电路中，冒险是本质的，可导致电路的输出值永远偏离正常值或者发生振荡。
组合逻辑电路的冒险是过渡性冒险，从冒险的波形上，可分为静态冒险和动态冒险。
输入信号变化前后，输出的稳态值是一样的，但在输入信号变化时，输出信号产生了毛刺，这种冒险是静态冒险。
若输出的稳态值为0，出现了正的尖脉冲毛刺，称为静态0险象。
若输出稳态值为1，出现了负的尖脉冲毛刺，则称为静态1冒险。
输入信号变化前后，输出的稳态值不同，并在边沿处出现了毛刺，称为动态险象（冒险）。
从引起冒险的具体原因上，冒险可以分为函数冒险和逻辑冒险。
函数冒险是逻辑函数本身固有的，当多个输入变量发生变化时，常常会发生逻辑冒险。
避免函数冒险的最简单的方法是同一时刻只允许单个输入变量发生变化，或者采用取样的办法。
单个输入变量改变时，不会发生函数冒险，但电路设计不合适时，仍会出现逻辑冒险。
通过精心设计，修改电路的结构，可以消除逻辑冒险。
解释三：
当一个门的输入有两个或两个以上的变量发生改变时，由于这些变量是经过不同组合逻辑路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争（Race）。
竞争的结果若导致冒险或险象（Hazard）发生（例如毛刺（glitch）），并造成错误的后果，那么就称这种竞争为临
界竞争。
若竞争的结果没有导致冒险发生，或虽有冒险发生，但不影响系统的工作，那么就称这种竞争为非临界竞争。
∙组合逻辑电路的险象仅在信号状态改变的时刻出现毛刺（glitch），这种冒险是过渡性的，它不会使稳态值偏离正常值，但在时序电路中，冒险是本质的，可导致电路的输出值永远偏离正常值或者发生振荡。
∙组合逻辑电路的冒险是过渡性冒险，从冒险的波形上，可分为静态冒险和动态冒险。
∙输入信号变化前后，输出的稳态值是一样的，但在输入信号变化时，输出信号产生了毛刺，这种冒险是静态冒险。
若输出的稳态值为0，出现了正的尖脉冲毛刺，称为静态0险象。
若输出稳态值为1，出现了负的尖脉冲毛刺，则称为静态1冒险。
∙输入信号变化前后，输出的稳态值不同，并在边沿处出现了毛刺，称为动态险象（冒险）。
∙从引起冒险的具体原因上，冒险可以分为函数冒险和逻辑冒险。
函数冒险是逻辑函数本身固有的，当多个输入变量发生变化时，常常会发生逻辑冒险。
避免函数冒险的最简单的方法是同一时刻只允许单个输入变量发生变化，或者采用取样的办法。
∙单个输入变量改变时，不会发生函数冒险，但电路设计不合适时，仍会出现逻辑冒险。
通过精心设计，修改电路的结构，可以消除逻辑冒险。
∙如何解决
∙ 1.通过改变设计，破坏毛刺产生的条件，减少毛刺发生。
例如，数字电路设计中，常常采用Gray Code 计数器取代普通计数器，因为Gray Code 计数器的输出每次只有一位跳变，消除了竞争冒险发生的条件，避免了毛刺的产生。
∙ 2.毛刺并不是对所有的输入都有危害，例如：D触发器的D输入端，只要毛刺不出现在时钟的上升沿且满足数据的建立和保持时间，就不会对系统造成危害，因此可以说D触发器的D输入端对毛刺不敏感。
因此，在系统中尽可能采用同步电路，因为同步电路信号的变化都发生在时钟沿，只要毛刺不出现在时钟的沿口并且不满足数据的建立和保持时间，就不会对系统造成危害。
（由于毛刺一般都很短，多为几纳秒，基本上都不可能满足数据的建立和保持时间）
∙ 3. 以上方法可以大大减少毛刺，但它并不能完全消除毛刺，有时，我们必须手工修改电路来去除毛刺。
我们通常使用"采样"的方法。
一般说来，冒险出现在信号发生电平转换的时刻，也就是说在输出信号的建立时间内会发生冒险，而在输出信号的保持时间内是不会有毛刺信号出现的。
如果在输出信号的保持时间内对其进行"采样"，就可以消除毛刺信号的影响。
有两种基本的采样方法：一种方法是在输出信号的保持时间内，用一定宽度的高电平脉冲与输出信号做逻辑"与"运算，由此获取输出信号的电平值。
图1说明了这种方法，采样脉冲信号从输入引脚"SAMPLE"引入。
从图2的仿真波形上可以看出，毛刺信号出现在"TEST"引脚上，而"OUT"引脚上的毛刺已被消除了。
上述方法的一个缺点是必须人为的保证sample信号必须在合适的时间中产生，另一种更常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输出信号，这种方法类似于将异步电路转化为同步电路。
∙利用冗余项法
利用冗余项消除毛刺有2种方法：代数法和卡诺图法，两者都是通过增加冗余项来消除险象，只是前者针对于函数表达式而后者针对于真值表。
以卡诺图为例，若两个卡诺圆相切，其对应的电路就可能产生险象。
因此，修改卡诺图，在卡诺图的两圆相切处增加一个圆，以增加多余项来消除逻辑冒险。
但该法对于计数器型产生的毛刺是无法消除的。
在仿真时，我们也可能会发现在FPGA器件对外输出引脚上有输出毛刺，但由于毛刺很短，加上PCB 本身的寄生参数，大多数情况下，毛刺通过PCB走线，基本可以自然被虑除，不用再外加阻容滤波。
但是真正的最优的方案是什么？还要因人而异了。