真双口RAM的verilog源代码

真双口RAM的verilog源代码

声明wr_a和wr_b两个变量，好处在于，当a,b两侧的时钟为同一个时钟时，只要错开半个周期，就不存在冲突的情况。

写进程里，当a和b的地址不一样时，不会冲突；当地址一样时，b的值为最后的新值。