集成电路设计习题答案-章

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集成电路版图设计习题答案第二章集成电路制造工艺

集成电路版图设计习题答案第2章集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。

2．简述外延工艺的用途。

答：外延工艺的应用很多。

外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。

在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。

使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。

图外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。

利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。

利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。

外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。

3．简述二氧化硅薄膜在集成电路中的用途。

答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。

二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。

4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。

其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。

湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。

因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。

实际热氧化工艺通常采用干、湿氧交替的方式进行。

集成电路版图设计习题答案第九章集成电路版图设计实例

第9章集成电路版图设计实例【习题答案】1．版图设计关于数字地和模拟地的考虑事项是什么？答：一般的模拟集成电路中，通常既有数字信号又有模拟信号，数字信号和模拟信号之间容易发生干扰。

在版图设计过程中，还要考虑地噪声对电路的影响。

即在整体版图的设计中，需着重考虑电路噪声问题，按照尽量降低噪声的原则进行电路的整体布局。

首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔离，反之亦然。

其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触，一层接电源的N阱构成的隔离环来进行隔离。

对于整个模拟部分和数字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。

隔离环包的层数越多，理论上吸收衬底噪声效果越好。

但是要避免数字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字地的噪声会串扰到模拟地。

从而使模拟地受到干扰。

最后，除了数字模块之外的其它单元模块尽量将距离缩短，这样一方面能尽量地减少互连线经过别的区域引入噪声，同时也能降低引线过长引起电压信号的衰减。

2．总结自己的版图设计技巧和经验。

3. 共质心MOS管设计时的注意事项是什么？答：低精度要求可采用一维共质心，高精度要求必须采用二维共质心。

共质心设计时需保证MO管的对称性和电流通路的对称性。

4. 静电保护的种类以及版图设计注意事项。

答：常用的二极管式的静电保护分为两种方式，一种是用MOS晶体管连接成二极管形式的静电保护，一种利用CMOS工艺中二极管的静电保护。

在MOS型静电保护版图设计中，主要考虑以下几点：●MOS管要分成多个管，叉指结构，以便形成多支路共同放电。

●因为放电瞬间流经MOS管的电流特别大，构成整个放电通路的任何导线的宽度一定要有足够保证，而且CMOS工艺对于每个接触孔能通过的电流密度还有要求，因此还要保证放电通路导线上孔的数目应尽量多。

芯片基础--模拟集成电路设计智慧树知到课后章节答案2023年下山东工商学院

芯片基础--模拟集成电路设计智慧树知到课后章节答案2023年下山东工商学院山东工商学院第一章测试1.跟数字集成电路设计一样，目前高性能模拟集成电路的设计已经能自动完成。

A:错 B:对答案:错2.模拟电路许多效应的建模和仿真仍然存在问题，模拟设计需要设计者利用经验和直觉来分析仿真结果A:对 B:错答案:对3.模拟设计涉及到在速度、功耗、增益、精度、电源电压等多种因素间进行折衷A:错 B:对答案:对4.CMOS电路已成为当今SOC设计的主流制造技术。

A:错 B:对答案:对5.MOSFET的特征尺寸越来越小，本征速度越来越快（已可与双极器件相比较），现在几GHz～几十GHz的CMOS模拟集成电路已经可批量生产。

A:错 B:对答案:对6.相对于数字电路来说，模拟集成电路的设计更加基础，更加灵活。

A:错 B:对答案:对7.片上系统，又称SOC，其英文全称是：A:System Operations CenterB:System on ChipC:Separation of concernsD:System of computer答案:System on Chip8.互补金属氧化物半导体，英文简称CMOS，其英文全称为：A:Complementary Machine Of SemiconductorB:Complementary Metal Oxide SemiconductorC:Complementary Metal Oxide SystemD:Cargo Machine Of Semiconductor答案:Complementary Metal Oxide Semiconductor9.模拟数字转换器, 英文简称ADC, 英文全称为：A:Ambulance to Digital ConverterB:Ambulance to Destination ConverterC:Analog-to-Digital ConverterD:Analog-to- Destination Converter答案:Analog-to-Digital Converter第二章测试1.MOS器件的源端和漏端不可以共用，不可以互换。

《集成电路设计(第2版)》习题答案1-5章

CH3
1．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。外延方法: 液态生长，气相外延生长，金属有机物气相外延生长 2．写出掩膜在 IC 制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。P28,29 3．写出光刻的作用，光刻有哪两种曝光方式？作用：把掩膜上的图形转换成晶圆上的器件结构。曝光方式有接触与非接触两种。 4．X 射线制版和直接电子束直写技术替代光刻技术有什么优缺点？ X 射线（X-ray）具有比可见光短得多的波长，可用来制作更高分辨率的掩膜版。电子
影响，界面势阱的影响 6．什么是 MOS 器件的体效应？由于衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。 7．说明 L、W 对 MOSFET 的速度、功耗、驱动能力的影响。 P70，71 8． MOSFET 按比例收缩后对器件特性有什么影响?
I DS
不变，器件占用面积减少，提高电路集成度，减少功耗
CH1
1．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。MOORE 定律 2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。拥有设计人才和技术，但不拥有生产线。特点：电路设计，工艺制造，封装分立运行。环境：IC 产业生产能力剩余，人们需要更多的功能芯片设计 3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？ MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。意义：降低成本。 4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识

(整理)集成电路设计习题答案1-5章

CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。

MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。

拥有设计人才和技术，但不拥有生产线。

特点：电路设计，工艺制造，封装分立运行。

环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。

意义：降低成本。

4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。

P13 5．列出你知道的异质半导体材料系统。

GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。

特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。

欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。

8. 简述双极型晶体管和MOS晶体管的工作原理。

P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。

意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。

外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。

数字集成电路分析与设计第五章答案

CHAPTER 5P5.1. For each problem, restate each Boolean equation into a form such that it can be translatedinto the p and n-complex of a CMOS gate.a. ()()Out ABC BD ABC BD A B C B D =+=+=+++b. ()()()Out AB AC BC AB AC BC A B A C B C =++=++=+++c. ()()Out A B CD A AB C D A A B CD A A B CD A =+++=++=+++=++AbVddVddAb BbAAbVddP5.2.AP5.3. First, convert the equation into its p and n-complex.()()()()()()()()()()()Out A B C BC AB AB C BC AB AB C BC AB AB C BC AB AB C BC AB AB C B C =⊕+=++=++=+=++=+++VddP5.4. The truth table is given below in terms of voltages. The function is F A B =The worse case V OH is V DD and the worse case V OL is 0V.P5.5. The first circuit is a NOR gate while the second is a NAND gate. The V OL and V OHcalculated are for the worst-case scenario. To find this, assume only one transistor turns on, this just reduces to a pseudo-NMOS/PMOS inverter, so the other transistors are not important.a. The V OL for the pseudo-NMOS (in 0.18μm) is:()()()2,1N N OXNSAT OX P GSP TPP SATOL W C L N DD TN GSP TP CP PDD TN SAT P N OX v C W V V I V k V V V V E L V V v W L C μ-==--+-=()2DD TP N N OX V V W C μ-()()()()()20.1DD TP CP P DD TN SAT P N DD TPDDN N DD TP CP P DD TN V V E L V V v W L V V V W V V E L V V μ-+--==-+-()()()()()()()()()()()()226440.18100.2100.210 1.80.50.14μm=1.40.11.8270 1.80.5240.2 1.80.5SAT P N DD TPN DD N DD TP CP P DD TN v W L V V W V V V E L V V μλ---=-+-⨯⨯⨯-==-+-Since the minimum width is 2λ, we make that the width. The V OH for the pseudo-PMOS (in 0.18μm) is:()()()()()()2221SDPSDP CP PN P V P OX P SGP TP SDP SAT OX N GSN TN V GSN TN CN N N E L SAT OX I sat I lin C W V V V v C W V V V V E L L v C μ=---=-++()2P OX N DD TN DD TN CN NC W V V V V E L μ-=-+()()()()()()2201DD OH DD OH CP PV V P DD TPDDOH V V P E L W V V VV L ------+()()()()()()20.1824620.184.8(70) 1.80.50.180.2(10)(810)1.80.51.80.5 1.21P P W L ---⨯-=-++4.2P W λ≈The pseudo-PMOS circuit will have bigger devices than the pseudo-NMOS.P5.6. The steps to solving this question are the same as the pseudo-NMOS question in Chapter4.a. For V OH , recognize that GS T V V >= for operation so the output can only be as high asDD T V V -. Since 0SB V ≠, body effect must be taken into account and the full equationis:()()()001.20.40.2OH DD T DDT V V V V Vγγ=-+=-+=-+ Iteration produces V OH =0.73V.b. For V OL , we must first recognize that the worst-case V OL occurs when only one of the pull-down transistors is on. Next we identify the regions of operation of the transistors. In this case, the pull-up transistor is always in saturation and the pull-down is most likely in the linear region since it will have a high input (high V GS ) and a low output (low V DS ). Then, we equate the two currents together and solve for V OL :()()()()()()()()221222222211111224620.61(1)(270)1.20.4(0.13)(10)(810)1.20.42(1.20.42)0.61DS DS CN OL OLV N OX GS T DS sat OX GS T V GS T CN E LV OL OL V OL I sat I lin W C V V V W v C V V V V E LL V V V μ-=---=-++--⨯--=--++Using a programmable calculator or a spreadsheet program, V OL = 0.205V. The dc current with the output low is:()()()()2222222260.20520.2050.61(1)(270)(1.610)1.20.4(0.205)146.5DS DS CN V N OX GS T DS DS V ELW C V V V I L Aμμ---=+⨯--=+=The power with the output low is:(46.5)(1.2)55.8DS DD P I V A V W μμ===P5.7. See Example 5.2 which is based on the NAND gate. This question is the same except thatit addresses the NOR gate.With both inputs tied together, 88N P W W λλ==2χ=== ()()1.80.520.50.77V 112DD TP TNS V V V V χχ-+-+===++In the SPICE solution, the reason why the results vary for input A and B is due to body-effect.P5.8. The solution is shown below. Notice that there is no relevance with the lengths andwidths of the transistors when it comes to V OH , although they the do matter when calculating V OL.01.80.50.3 2.51Vout GG T GG out T V V V V V V γ=-=++=++=P5.9. For t PLH , we need to size the pull-up PMOS appropriately.()()()()15120.70.720.70.73010010845010PLH eqp LOAD p SQLOAD PLHLt RC R C WL W R C k t λλ--====Ω⨯=⨯For V OL :()()()()()()()()()()()()()2246660.1220.10.63 4.210810 1.610 1.20.4 1.08mA1.20.4240.1(270)(1.610)1.20.40.11138.577377232(3OLOL CN P sat OX GS T P GS T CP V N N OX OL TN OLN P V N N E LNN NW v C V V I sat V V E LW C V V V W I sat L L W W W stack L μλλλ---⨯⨯⨯--===-+-+--⨯--==++===⨯=2)155(2)W stack λ=P5.10. The circuit is shown below:()()()()()()()()31512315120.720.70.7301075106350100.720.70.712.510751026.6275010PLH EQP LOAD PP EQPLOAD PLHPHL EQN LOAD NN EQNLOAD PHLLt RC R C W L W R C t Lt RC R C W L W R C t λλλλλ----====⨯⨯=⨯====⨯⨯=≈⨯Because the number of transistors in series is more than one, we must multiply the widths by the appropriate number. Here, all the NMOS transistors will have a width of 54λ. The PMOS transistors will have widths of 126λ and 190λ, respectively.P5.11. We estimate the dc power and dynamic switching power for this problem.a. The circuit’s dc power can be computed by computing the dc current when the output is low. This is given by I DS =550uA/um x 0.1um=55uA. Then P DC =66uW when the output is low.b. Its dynamic power can be calculated by simply using the equation 2dyn DD P CV f α=. Therefore, P dyn =(50fF)(V DD -V TN )(V DD )(100MHz)=4.4uW.P5.12. The pseudo-NMOS inverter has static current when the output is low. We can estimate itas:()()()()()()()()224660.110810 1.610 1.20.425.6A 1.20.4240.1P sat OX GS T P GS T CP W v C V V I sat V V E Lμ--⨯⨯⨯--===-+-+Then the average static power is P stat =(25.6uA)(1.2)/2 =15.4uW.The dynamic power is dyn DD swing avg P CV V f ==(50fF)(1.2)(1.1)f avg assuming that V OL is 0.1V.For the CMOS inverter, the static power is almost zero: P stat =I sub V DD . It is far less than the pseudo-NMOS case. The dynamic power dyn DD swing avg P CV V f ==(50fF)(1.2)2f avg is slightly larger than the pseudo-NMOS case.VVINCMOS InverterV V INPseudo-NMOSP5.13. Model development to compute αsc .P5.14. The energy delivered by the voltage source is:()()200202DDDDV C sourceDD DD L L DDCL DDV CDDcap C LC L C C LdvE i t V dt V C dt C V dvC V dt dv V E i t v dt C v dt C v dv C dt∞∞∞∞========⎰⎰⎰⎰⎰⎰As can be seen, only half the energy is stored in the capacitor. The other half was dissipated as heat through the resistor.P5.15. The average dynamic power does not depend on temperature if the frequency stays thesame. However, the short-circuit current will increase as temperature increases. In addition, the subthreshold current increases as temperature increases. So the overall power dissipation will be higher. P5.16. The circuit is shown below. The delay should incorporate both Q and Qb settling in400ps. All NMOS and PMOS devices are the same size in both NAND gates.QQW()()()()()()()()15331220.70.70.70.720.71001030100.1212.5100.10.72400101μm N P P PHL PLH UP LOAD DOWN LOAD LOAD eqp eqn P N LOAD eqp eqn LOAD eqp eqn PL Lt t t R C R C C R R W W C R L R L WC R L R L W t --⎛⎫=+=+=+ ⎪⎝⎭+=++==≈P5.17. The small glitch in J propagates through the flop even though it is small. This is due tothe fact that the JK-flop of Figure 5.20 has the 1’s catching problem. P5.18. The small glitch in J does not propagate through the flop since the edge-triggeredconfiguration does not have a 1’s catching problem.P5.19. The positive-edge triggered FF is as follows:QQDS(a) With CK=D=0 and S=R=1, the outputs are(b) Now CK=0。

拉扎维模拟CMOS集成电路设计第二章作业答案详解完整版

gmnC O XW LV D SnC O XW L(1 V x)
② 当1V<VX<1.2V时,MOS管工作在线性区
I X 1 2 n C O X W L [ 2 0 . 2 ( V X 1 ) ( V X 1 ) 2 ] 1 2 n C O X W L ( 1 . 4 V X ) ( V X 1 )
W
W
gmnC O XLV D SnC O XL(V x 1 )
精品课件
③ 当VX≥1.2V时,MOS管工作在饱和区
IX
+
IX 1 2n C O X W L ( V G S V T H )2 1 2n C O X W L (0 .2 )2
1.9V
VX
M1
-
+
g mn C O XW L(V G S V T H )0 .2n C O XW L
1
ID2
pC oxL W eff (V G SV TH)2(1p3)
ID4 .8 1 0 3(V S G0 .8 )2
08.8541012F/msio2 3.9
Cox
0 sio2 tox
3.837103F/m2
精品课件
2.2 W/L=50/0.5, |ID|=0.5mA，计算NMOS和PMOS的跨导和输出阻抗，以及本证增益gmro
解：
gm
2Cox
W L
ID
ro
1 ID
gmro
2CoxW LID1 IDA
W L ID
精品课件
2.4 分别画出MOS晶体管的ID~VGS曲线。a) 以VDS作为参
数；b)以VBS为参数，并在特性曲线中标出夹断点
解：以NMOS为例
+

(参考资料)数字集成电路课后习题1-4章作业解析

QB0 =−3×10−7 C / cm××1100−−76
=−0.188 V
= QOX COX
6= ×1011.16××11.60−×610−19
0.06 V
VT0 =−0.99 − (−0.88) − (−0.188) − 0.060 =+0.018 V
计算 PMOS 器件的阈值电压：
VGS −VT + EC L
(1.2 − 0.4)(6)(0.2) 1.2 − = 0.4 + (6)(0.2)
0.48V
VDS = 0.2V
∴ VDS < VDSAT
d. 饱和
VGS>VT，VD > VG 肯定工作在饱和区。对于长沟道器件，如果满足这个关系就工作在饱和区。而发生速度饱和的短沟道器件的 VDSAT 比长沟道器件的要小，如果电压偏置能使长沟道器件饱和，那么肯定能使速度饱和的短沟道器件饱和。
VGS = VG −VS = 1.2 −1.1 = 0.1V V=T V= T 0 0.4V ∴ VGS < VT
c. 线性
VGS = VG −VS = 1.2 − 0 = 1.2V V=T V= T 0 0.4V ∴ VGS > VT
不在饱和区的判断依据：
= VDSAT
(= VGS −VT ) EC L
(N 型)
对于(b)中的 PMOS 器件：
NI
= − QI q
= − (1.6
×10−6 )(1.24 1.6 ×10−19
−
0.4)
= 8.4 ×1012 ions / cm2
(P 型)
d) 从上面的计算可以看到，NMOS 用 N 型多晶硅栅和 PMOS 用 P 型多晶硅栅算得的阈值电压比较小，在沟道区使用与衬底相同的离子掺杂即可调整到期望值(NMOS：P 型注入；PMOS：N 型注入)。如果我们在 MOS 管的栅极中采用跟衬底相同类型的离子注入，得到的阈值电压很大，偏离期望值很多，调整起来比较困难。另外，源极和漏极的制作过程采用自对准工艺，如果栅极的注入类型和源漏一致，一步即可完成离子注入，简化了器件制作的工艺流程。

集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年

集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年1.画小信号等效电路时，恒定电流源视为。

答案:开路2.模拟集成电路设计中可使用小信号分析方法的是。

答案:增益3.模拟集成电路设计中可使用大信号分析方法的是（）。

答案:输出摆幅4.题1-1-1 中国高端芯片联盟正式成立时间是：。

答案:2016年7月5.题1-1-2 如下不是集成电路产业特性的是：。

答案:低风险6.题1-1-3 摩尔定律是指集成电路上可容纳的晶体管数目，约每隔：个月便会增加一倍，性能也将提升一倍。

答案:187.MOS管的小信号模型中，体现沟长调制效应的参数是（）。

答案:8.工作在饱和区的MOS管，可以被看作是一个。

答案:电压控制电流源9.下图中的MOS管工作在区（假定Vth=0.7V）。

【图片】答案:饱和区10.一个MOS管的本征增益表述错误的是。

答案:与MOS管电流无关11.工作在区的MOS管，其跨导是恒定值。

答案:饱和12.MOS管中相对最大的寄生电容是。

答案:栅极氧化层电容13.MOS管的小信号输出电阻【图片】是由MOS管的效应产生的。

答案:沟长调制14.题1-1-4 摩尔定律之后，集成电路发展有三条主线，以下不是集成电路发展主线的是：。

答案:SoC15.题1-1-5 单个芯片上集成约50万个器件，按照规模划分，该芯片为：。

答案:VLSI16.题1-1-6 年发明了世界上第一个点接触型晶体管。

答案:194717.题1-1-7 年发明了世界上第一块集成电路。

答案:195818.题1-1-8 FinFET等多种新结构器件的发明人是：。

答案:胡正明19.题1-1-9 集成电路代工产业的缔造者：。

答案:张忠谋20.题1-1-10 世界第一块集成电路发明者：。

答案:基尔比21.MOS管一旦出现现象，此时的MOS管将进入饱和区。

答案:夹断22.MOS管从不导通到导通过程中，最先出现的是。

答案:耗尽23.在CMOS模拟集成电路设计中，我们一般让MOS管工作在区。

3篇1章习题解答浙大版集成电路课后答案

第一章放大电路的动态和频响分析题对于放大电路的性能指标，回答下列问题：(1) 已知某放大电路第一级的电压增益为40dB ，第二级的电压增益为20dB ，总的电压增益为多少dB(2) 某放大电路在负载开路时输出电压为4V ，接入3 k Ω的负载电阻后输出电压降为3V ，则该放大电路的输出电阻为多少(3) 为了测量某CE 放大电路的输出电压，是否可以用万用表的电阻档直接去测输出端对地的电阻解：(1) 60 dB ；(2) 1 k Ω；(3) 不可以。

题一学生用交流电压表测得某放大电路的开路输出电压为，接上24 k Ω的负载电阻后测出的电压值为4V 。

已知电压表的内阻为120 k Ω。

求该放大电路的输出电阻R o 和实际的开路输出电压V oo 。

】解：由题意列方程组： 420208.4120120=+⋅=+⋅o DD o BB R V R V解得：V 5k 5=Ω=OO o V R ，题在图题所示CS 放大电路中，已知静态工作点为V GSQ ＝，I DQ ＝2mA ，V DSQ ＝5V ，R s ＝3kΩ。

设电压放大倍数为vA ＝-20，发生截止失真时输出电压的正向幅值为5V ，发生饱和失真时输出电压的负向幅值为3V 。

(1) 当输入信号为v i =ωt (V)时，画出g 、d 点的电压波形v G 、v D ，并标出峰、谷电压的大小；(2) 当输入信号为v i =ωt (V)时，画出g 、d 点的电压波形v G 、v D ，并标出峰、谷电压的大小。

图题解：(1) 当v i =ωt (V)时，栅极的静态电压为：V 5.5325.0=⨯+-=+=s DQ GSQ GQ R I V V栅极的瞬态电压为：(V)t 0.1sin 5.5ω+=+=i GQ G v V v|漏极的瞬态电压为：(V) sin 211sin 1.0)20(325t t v A R I V v V v V v iv s DQ DSQ o DQ d DQ D ω-=ω⨯-+⨯+=++=+=+=因此，v G 、v D 电压波形如图（a ）所示。

集成电路版图设计习题答案第八章MOS场效应晶体管

集成电路版图设计习题答案第8章 MOS场效应晶体管【习题答案】1．请画出MOS晶体管的结构示意图。

答：2．请简述MOS晶体管各个版图层的作用。

●答：阱层（Well）：阱层定义在衬底上制备阱的区域。

NMOS管制备在P型衬底上，PMOS管制备在N型衬底上。

一块原始的半导体材料，掺入的杂质类型只能有一种，即该衬底不是N型就是P型。

如果不对衬底进行加工处理的话，该衬底只能制备一种MOS晶体管。

CMOS集成电路是把NMOS晶体管和PMOS晶体管制备在同一个硅片衬底上，为了能够制造CMOS集成电路，需要对衬底进行处理，利用掺杂工艺在衬底上形成一个区域，该区域的掺杂类型和衬底的掺杂类型相反，这个区域就称为阱。

●有源区层（Active）：有源区层的作用是在衬底上定义制作有源区的区域，该区域包括源区、漏区和沟道。

在衬底上淀积厚氧化层，利用光刻和刻蚀工艺在衬底上开窗口并把厚氧化层除去就可形成有源区，有源区之外的区域是场区。

显然，MOS管必须而且只能制备在有源区内。

●多晶硅层（Poly）：多晶硅层的作用是定义制作多晶硅材料的区域。

最早的MOS集成电路制造工艺只能制备一层多晶硅，而现在已经有能够制备两层多晶硅的工艺了。

对于双层多晶硅工艺，第一层多晶硅主要用来制作栅极、导线和多晶硅—多晶硅电容的下极板，第二层多晶硅主要用来制作多晶硅电阻和多晶硅－多晶硅电容的上极板。

双层多晶硅工艺具有多晶硅1和多晶硅2这两个版图层。

●P+注入层和N+注入层（P+implant和N+ implant）：P+注入层定义注入P+杂质离子的区域，而N+注入层定义注入N+杂质离子的区域。

由于NMOS晶体管和PMOS晶体管的结构相同，只是源漏区的掺杂类型相反。

同时，有源区层只是定义了源区、漏区和沟道的区域，却没有说明源区和漏区的掺杂类型。

P+注入层和N+注入层说明了注入杂质的类型，也就是说明了有源区的导电类型，实现了NMOS晶体管和PMOS晶体管的区分。

篇章习题解答浙大版集成电路课后答案

第四章功率变换电路题3.4.1一双电源互补对称电路如图题3.4.1所示，设已知V CC =12V ，R L =16Ω，v I 为正弦波。

求：(1)在三极管的饱和压降V CES 可以忽略不计的条件下，负载上可能得到的最大输出功率Pom=?；(2)每个管子允许的管耗P Cm 至少应为多少?(3)每个管子的耐压｜V (BR)CEO ｜应大于多少?图题3.4.1解：(1)负载上可能得到的最大输出电压幅度V om =12V(W 5.416212222=⨯==L om omR V P ) (2)(W)9.02.0(max)==om CM p P ∴CM P ≥0.9W (3)CEO BR V )(≥24V题3.4.2在图题3.4.2所示的OTL 功放电路中，设R L =8Ω，管子的饱和压降｜ＶCES ｜可以忽略不计。

若要求最大不失真输出功率(不考虑交越失真)为9W ，则电源电压V CC 至少应为多大?(已知v i 为正弦电压。

) 图题3.4.2解：W 982)21(2)21(22(max)=⨯==CC L CC om V R V PV CC =24(V)∴电源电压V CC 至少24V题3.4.3OTL 放大电路如图题3.4.3所示，设T 1、T 2特性完全对称，v i 为正弦电压，V CC =10V ，R L =16Ω。

试回答下列问题：(1)静态时，电容C 2两端的电压应是多少?调整哪个电阻能满足这一要求? (2)动态时，若输出电压波形出现交越失真，应调整哪个电阻?如何调整?(3)若R 1=R 3=1.2k Ω，T 1、T 2管的β=50,｜V BE ｜=0.7V,Pcm=200mW,假设D 1、D 2、R 2中任意一个开路，将会产生什么后果?图题3.4.3解：(1)静态时，电容C 2两端的电压应为5V 。

调整R 1、R 3，可调整上、下两部分电路的对称性，从而使C 2两端电压为5V 。

(2)若出现交越失真，应调大R 2，使b １b 2间电压增大，提供较大的静态电流。

集成电路原理第五章习题解答

第五章习题
1、名词解释：自对准工艺 LOCOS 设计规则根据讲义和教材组织整理。
名词解释的解答要领：概念或定义——是什么有何特点有何应用
2、已知：VLSI电路的长互连系统中，一金属长连线的电阻率为，长度为L，宽度W，厚度d；互连层间介质的介电常数为ox，其厚度tox 。则
（1）请画出此长连线寄生阻容的等效网络。
解题提示： (1) 由CD=1m，可知=0.5m，版图中各间距均以 =0.5m的整数倍取值。 (2) 按10000: 1的比例，即坐标纸上的1cm对应1m。
(3) 绘图时可采取两种方案： • 先画出草图，标出各版次图形之间的间距，并在坐标纸上标出对应位置，检查无误后，根据所定的各层图例或颜色连成图形，这样可避免反复修改，影响图纸美观。 • 先确定最小、最内层的图形，如漏、源区的接触孔，由内向外按设计规则要求依次画出各道版次。适合于对工艺、版图比较熟练者采用。布局、布线技巧可参考讲义或教材。此题中容易出现的问题是W/L=1:1的PMOS管，应采用哑铃状结构：
PF/m2 110-4 0.410-4
金属层-衬底
0.310-4
解：此题关键在于理解各导电层的层次关系，考虑有交叠部分情况下，中间层对上、下层的屏蔽作用。 (1) 金属层与衬底之间构成的电容 CMetal=（1003）0.310-4
=1002.532.50.310-4=5.62510-2PF
(2) 多晶硅与衬底之间构成的电容 CPoly=（44+2+22）0.410-4 =2220.410-4=5.510-3PF
5、分析如下版图，要求：（1）提取并画出电路图；（2）分析该电路功能。
由电路图可知应为逻辑电路，列出其真值表如下：

《集成电路设计(第2版)》习题答案10-12章

第11章
1. 简述VLSI 设计的一般流程和涉及的问题。典型的设计流程被划分成三个综合阶段：高层综合、逻辑综合和物理综合。高层综合也称行为级综合，它是将系统的行为、各个组成部分的功能及输入和输出，用硬件描述语言HDL（如VHDL和Verilog）加以描述，然后进行行为级综合，同时通过高层次硬件仿真进行验证。逻辑综合将逻辑级行为描述转化成使用门级单元的结构描述（门级结构描述称为网表描述），同时还要进行门级逻辑仿真和测试综合。物理综合也称版图综合，它的任务是将门级网表自动转化成版图。这时对每个单元确定其几何形状、大小及位置，确定单元间的连接关系。
特点：（1）RAM随机存储器又称为读写存储器，可以“随时”进行读、写操作。RAM必须保持供电，否则其保存的信息将消失。 DRAM: DRAM单元数据必须周期性地进行读出和重写(刷新)，即使存储阵列中没有存储数据也要如此。由于DRAM 成本低、密度高，因此在PC、大型计算机和工作站中广泛用做主存储器。 SRAM：SRAM只要不掉电，即使不刷新，数据也不会丢失。由于SARM存取速度高、功耗低，因此主要作为微处理器、大型机、工作站以及许多便携设备的高速缓冲存储器。（2） ROM只读存储器在正常运行中只能够对已存储的内容进行读取，而不允许对存储的数据进行修改。ROM存储器数据不易丢失，即使在掉电和不刷新的情况下，所存数据也会保存完好。掩膜ROM的数据在芯片生产时用光电掩膜写入，其电路简单，集成度高，大批量生产时价格便宜。在可编程ROM中，熔丝型ROM中的数据是通过外加电流把所选熔丝烧断而写入的，一旦写入后数据就不能再进行擦除和修改。而EPROM、 EEPROM 中的数据分别可以通过紫外光照射擦除和电擦除，然后重新写入。闪存(flash)与EEPROM 很相似，它所保存的数据也可通过外加高电压来擦除，其写入速度比EEPROM更快。

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集成电路设计习题答案-章
CH1
1( 按规模划分，集成电路的发展已经经历了哪几代,它的发展遵循了一条业界著名的定
律，请说出是什么定律,
晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。

MOORE定律
2( 什么是无生产线集成电路设计,列出无生产线集成电路设计的特点和环境。

拥有设计人才和技术，但不拥有生产线。

特点:电路设计，工艺制造，封装分立运行。

环境:IC产业生产能力剩余，人们需要更多的功能芯片设计
3( 多项目晶圆(MPW)技术的特点是什么,对发展集成电路设计有什么意义, MPW:把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。

意义:降低成本。

4( 集成电路设计需要哪四个方面的知识,
系统，电路，工具，工艺方面的知识
CH2
1( 为什么硅材料在集成电路技术中起着举足轻重的作用?
原材料来源丰富，技术成熟，硅基产品价格低廉
2(GaAs和InP材料各有哪些特点? P10,11
3(怎样的条件下金属与半导体形成欧姆接触,怎样的条件下金属与半导体形成肖特基接触,
接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4(说出多晶硅在CMOS工艺中的作用。

P13
5(列出你知道的异质半导体材料系统。

GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6(SOI材料是怎样形成的，有什么特点?
SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。

特点:电极与衬底之
间寄生电容大大减少，器件速度更快，功率更低
7. 肖特基接触和欧姆型接触各有什么特点,
肖特基接触:阻挡层具有类似PN结的伏安特性。

欧姆型接触:载流子可以容易
地利用量子遂穿效应相应自由传输。

8. 简述双极型晶体管和MOS晶体管的工作原理。

P19,21
CH3
1( 写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。

意义:用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。

外
延方法:
液态生长，气相外延生长，金属有机物气相外延生长
2(写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举
三种掩膜的制造方法。

P28,29
3(写出光刻的作用，光刻有哪两种曝光方式, 作用:把掩膜上的图形转换成晶
圆上的器件结构。

曝光方式有接触与非接触两种。

4(X射线制版和直接电子束直写技术替代光刻技术有什么优缺点,
X 射线(X-ray)具有比可见光短得多的波长，可用来制作更高分辨率的掩膜
版。

电子束
扫描法，，由于高速电子的波长很短，分辨率很高
5( 说出半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。

热扩散掺杂和离子注入法。

与热扩散相比，离子注入法的优点如下:1.掺杂的
过程可通过调整杂质剂量与能量来精确控制杂质分布。

2.可进行小剂量的掺杂。

3.
可进行极小深度的掺杂。

4.较低的工业温度，故光刻胶可用作掩膜。

5.可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。

缺点:价格昂贵，大剂量注入时，半导体晶格会遭到严重破坏且难以恢复
6(列出干法和湿法氧化法形成SiO的化学反应式。

2
干氧湿氧 Si，O,SiOSi，2HO,SiO，2H22222
CH4
1(Si工艺和GaAs工艺都有哪些晶体管结构和电路形式, 见表4.1 2(比较CMOS 工艺和GaAs工艺的特点。

CMOS工艺技术成熟，功耗低。

GaAs工艺技术不成熟，工作频率高。

3. 什么是MOS工艺的特征尺寸,
工艺可以实现的平面结构的最小宽度，通常指最小栅长。

4. 为什么硅栅工艺取代铝栅工艺成为CMOS工艺的主流技术,
铝栅工艺缺点是，制造源漏极与制造栅极需要两次掩膜步骤(MASK STEP)，不容易对齐。

硅栅工艺的优点是:自对准的，它无需重叠设计，减小了电容，提高了速度，增加了电
路的稳定性。

5. 为什么在栅长相同的情况下NMOS管速度要高于PMOS管,
因为电子的迁移率大于空穴的迁移率
6(简述CMOS工艺的基本工艺流程。

P.52
7(常规N-Well CMOS工艺需要哪几层掩膜,每层掩膜分别有什么作用, P50表4.3
CH5
1( 说出MOSFET的基本结构。

MOSFET由两个PN结和一个MOS电容组成。

2( 写出MOSFET的基本电流方程。

2,,OXw1,[(V,V)V,V] GSTDSDStl2ox
3( MOSFET的饱和电流取决于哪些参数,
饱和电流取决于栅极宽度W，栅极长度L，栅-源之间压降，阈值电压，氧化层VVGST
厚度，氧化层介电常数 t,OXOX
4( 为什么说MOSFET是平方率器件,
因为MOSFET的饱和电流具有平方特性
5( 什么是MOSFET的阈值电压,它受哪些因素影响,
阈值电压就是将栅极下面的Si表面从P型Si变成N型Si所必要的电压。

影响它的因素
有4个:材料的功函数之差，SiO2层中可以移动的正离子的影响，氧化层中固定电荷的
影响，界面势阱的影响
6( 什么是MOS器件的体效应,
由于衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。

7( 说明L、W对MOSFET的速度、功耗、驱动能力的影响。

P70，71
8( MOSFET按比例收缩后对器件特性有什么影响?
IDS不变，器件占用面积减少，提高电路集成度，减少功耗
9( MOSFET存在哪些二阶效应,分别是由什么原因引起的,
P.70-73 沟道长度调制效应，体效应，亚阈值效应
10(说明MOSFET噪声的来源、成因及减小的方法。

噪声来源:热噪声和闪烁噪声。

热噪声是由沟道内载流子的无规则热运动造成的，可通过增加MOS管的栅宽和偏置电流减少热噪声。

闪烁噪声是由沟道处二氧化硅与硅界面上电子的充放电引起的，增加栅长栅宽可降低闪烁噪声。