集成电路设计答案-王志功版
专升本《集成电路版图设计》_试卷_答案
专升本《集成电路版图设计》一、（共75题,共150分）1. 单词“LAYOUT”的含义是:（）。
（2分）A.版图B.电路C.输出.标准答案：A2. 集成电阻通常由扩散或者淀积层形成，通常可以用厚度一定的薄膜作为模型，因此习惯上把电阻率和厚度合成一个单位，称为（）。
（2分）A.方块电阻B.电阻C.半导体电阻.标准答案：A3. 由于其较小的方块电阻，发射区是唯一适合于制作较小电阻（0.5～100）的区域。
对于发射区电阻可以忽略（）和电导调制效应。
（2分）A.电流调制B.电压调制C.电荷调制.标准答案：B4. 在模拟BiCMOS工艺中，发射区电阻可以直接置入（）外延层内；（2分）A.P型B.N型C.P型或N型.标准答案：A5. 电容的标准单位是（）。
（2分）A.法拉B.伏特C.安培.标准答案：A6. CMOS工艺中的多晶硅-多晶硅电容，（）可以用作多晶硅-多晶硅电容的下电极。
（2分）A.电阻多晶硅B.电容多晶硅C.多晶硅栅.标准答案：C7. 单位面积电容与相对介电常数即电介质常数成（）。
（2分）A.反比B.正比C.无关.标准答案：B8. 流过导体的电流会在导体周围产生（）。
（2分）A.电场B.磁场C.电磁场.标准答案：B9. 发射结和集电结的击穿决定了一个双极型晶体管的（）工作电压。
重要的三种击穿电压为VEBO，VCBO，VCEO等。
（2分）A.最大 B.最小 C.任意.标准答案：A10. 发射极开路时集电极的击穿电压表示为VCBO，绝大多数晶体管的集电区和基区都是（）的，所以VCBO通常很大。
（2分）A.重掺杂B.不掺杂C.轻掺杂.标准答案：C11. 二极管连接形式的晶体管可以作为一个很方便的基准（）源。
（2分）A.电压B.电流C.电压或电流.标准答案：A12. 使用P型外延层，必须加入深的轻掺杂（）型扩散区用于制作PMOS晶体管。
（2分）A.NB.PC.N或P.标准答案：A13. MOS晶体管是一种（）控制器件。
集成电路设计基础 课后答案
班级：通信二班姓名：赵庆超学号：200712012977，版图设计中整体布局有哪些注意事项？答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。
2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。
3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。
4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。
8，版图设计中元件布局布线方面有哪些注意事项？答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。
高速电路，电荷的分配效应会引起很多问题。
2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。
3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过较大电流的那部分电源线和地线。
因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。
4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。
因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。
、5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。
集成电路设计(王志功)第三版 第二章复习材料
1、电子系统特别是微电子系统应用的材料有哪几类？三类：导体，半导体，绝缘体。
2、集成电路制造常用的半导体材料有哪些？硅，锗，砷化镓，磷化铟等。
3、为什么说半导体材料在集成电路制造中起着根本性的作用？首先，集成电路通常是制作在半导体衬底材料之上的；同时，集成电路中的基本元件是根据半导体的特性构成的。
4、半导体材料得到广泛应用的原因是什么？①通过掺入杂质可以明显改变半导体的电导率；②当半导体受到外界热的刺激时，其导电能力将发生显著变化（热敏效应）；③光照也可改变半导体的电导率（光敏效应）；④多种由半导体构成的结构中，当注入电流时会发射出光。
5、Si、GaAs、InP三种基本半导体材料中，电子迁移率最高的是哪种？最低的是哪种？最高：GaAs 最低：Si6、在过去40年中，基于硅材料的多种成熟工艺技术有哪些？双极型晶体管（BJT）结型场效应管（J-FET）P型场效应管（PMOS）N型场效应管（NMOS）互补型金属-氧化物-半导体场效应管（CMOS）双极型管CMOS（BiCMOS）等。
7、硅基最先进的工艺线晶圆直径已达到多少？0.13umCMOS工艺制成的CPU运行速度已达多少？300mm（12英寸）；超过2GHz。
8、为什么市场上90%的IC产品都是基于Si工艺的？因为原材料来源丰富，技术成熟，硅基产品保持价格低廉。
9、与Si材料相比，GaAs具有哪些优点？①砷化镓中非平衡少子饱和漂移速率为4×1072cm/(V.s)，大约是硅9×1062cm/(V.s)的4倍，因此可制成更快的器件和IC；②砷化镓导带极小值和价带最大值都出现在布里渊区波矢为0处，而硅的导带最小值在X点，所以在砷化镓中，电子和空穴可直接复合，而硅则不行；③砷化镓中价带与导带之间的禁带为1.43eV，大于硅的1.11eV。
所以稳态时，在300K室温下，砷化镓本征激发中载流子密度（106cm3-）远小于硅（1010cm3-）。
集成电路版图设计习题答案第八章MOS场效应晶体管
集成电路版图设计习题答案第8章 MOS场效应晶体管【习题答案】1．请画出MOS晶体管的结构示意图。
答：2．请简述MOS晶体管各个版图层的作用。
●答：阱层（Well）：阱层定义在衬底上制备阱的区域。
NMOS管制备在P型衬底上，PMOS管制备在N型衬底上。
一块原始的半导体材料，掺入的杂质类型只能有一种，即该衬底不是N型就是P型。
如果不对衬底进行加工处理的话，该衬底只能制备一种MOS晶体管。
CMOS集成电路是把NMOS晶体管和PMOS晶体管制备在同一个硅片衬底上，为了能够制造CMOS集成电路，需要对衬底进行处理，利用掺杂工艺在衬底上形成一个区域，该区域的掺杂类型和衬底的掺杂类型相反，这个区域就称为阱。
●有源区层（Active）：有源区层的作用是在衬底上定义制作有源区的区域，该区域包括源区、漏区和沟道。
在衬底上淀积厚氧化层，利用光刻和刻蚀工艺在衬底上开窗口并把厚氧化层除去就可形成有源区，有源区之外的区域是场区。
显然，MOS管必须而且只能制备在有源区内。
●多晶硅层（Poly）：多晶硅层的作用是定义制作多晶硅材料的区域。
最早的MOS集成电路制造工艺只能制备一层多晶硅，而现在已经有能够制备两层多晶硅的工艺了。
对于双层多晶硅工艺，第一层多晶硅主要用来制作栅极、导线和多晶硅—多晶硅电容的下极板，第二层多晶硅主要用来制作多晶硅电阻和多晶硅－多晶硅电容的上极板。
双层多晶硅工艺具有多晶硅1和多晶硅2这两个版图层。
●P+注入层和N+注入层（P+implant和N+ implant）：P+注入层定义注入P+杂质离子的区域，而N+注入层定义注入N+杂质离子的区域。
由于NMOS晶体管和PMOS晶体管的结构相同，只是源漏区的掺杂类型相反。
同时，有源区层只是定义了源区、漏区和沟道的区域，却没有说明源区和漏区的掺杂类型。
P+注入层和N+注入层说明了注入杂质的类型，也就是说明了有源区的导电类型，实现了NMOS晶体管和PMOS晶体管的区分。
集成电路设计基础作业题解答～
第五次作业4.14、改正图题4.14所示TTL 电路的错误。
如下图所示：解答：(a)、B A B A Y ••=•=0，A,B与非输出接基极，Q 的发射极接地。
从逻辑上把Q 管看作单管严禁门便可得到B A Y •=。
逻辑没有错误！若按照题干中所示接法，当TTL 与非门输出高电平时，晶体管Q 的发射结要承受高压，必然产生巨大的电流。
为了不出现这种情况，可以在基极加一电阻或者在发射极加一二极管。
但发射极加二极管后会抬高输出的低电平电压。
所以只能在基极加一大电阻，实现分压作用。
此外一种方法是采用题4.15（a ）图中的A 输入单元结构。
(b)、要实现由，我们可以使用线与＋得到和B A B A 。
但题干中的线与功能不合理。
若其中一个为高电平且此外一个为低电平时，高电平输出降会往低电平输出灌电流，从而容易引起逻辑电平混乱。
为了消除这一效应，可以在各自的输出加一个二极管。
(c)、电阻不应当接地，应当接高电平 (d)、电阻不应当接VCC ，而应当接低电平4.15、试分析图题4.15（a ），(b)所示电路的逻辑功能。
解答：图（a ）中，单元1实现了A 的电平输入，B 是A 的对称单元。
功能单元2实现了A 和B 输入的或逻辑功能单元4充当了Q8管的泄放网络，同时抬高了Q3,Q4管的输入逻辑电平，此外该单元还将或的结果传递给了Q8管 功能单元3中的Q8管实现了非逻辑，Q6和Q7复合管加强了输出级的驱动能力。
综上所述，4.15（a ）电路实现功能为B A Y +=，即或非的功能图(b)中，Q1,Q2管仍然实现传递输入的功能，Q3,Q4管实现或非的功能 Q6管和Q5管以及R5,R7共同组成的泄放网络实现了电压的传递Q9管实现了非功能，Q7,Q8管仍然是用来驱动负载的。
Q9管和Q7,Q8轮流导通综上所述，4.15（b ）实现的功能为B A B A Y +=+=第六次作业：5.1已知一ECL 电路如图题5.1所示，其Vcc=0V ，V EE ＝－4.5V ，V BEF ＝0.8V ，V BB ＝－1.2V ，逻辑摆幅V L ＝0.8V 且对称于参考电压，各管的I E,MAX =5mA ，并假设输入和输出的逻辑电平V i ，V o 互相匹配，且忽略基极电流的影响。
集成电路设计复习题及解答
集成电路设计复习题及解答绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7.IP的基本概念和IP分类8.什么是可综合RTL代码9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（SetupTime），试画图进行说明。
12.什么是触发器的保持时间（HoldTime），试画图进行说明。
13.什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？双极型PMOS单片集成电路NMOSMOS型CMOS按结构分类BiMOSBiMOS型BiCMOS厚膜混合集成电路混合集成电路薄膜混合集成电路SSIMSI集成电路LSI按规模分类VLSIULSIGSI组合逻辑电路数字电路时序逻辑电路线性电路按功能分类模拟电路非线性电路数字模拟混合电路按应用领域分类1．层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
集成电路设计答案 王志功版
集成电路设计答案王志功版集成电路设计答案王志功版第一章1．按规模分割，集成电路的发展已经经历了哪几代？它的发展遵从了一条业界知名的定律，请说出是什么定律？晶体管-分立元件-ssi-msi-lsi-vlsi-ulsi-gsi-soc。
moore定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
具有设计人才和技术，但不具有生产线。
特点：电路设计，工艺生产，PCB统合运转。
环境：ic产业生产能力余下，人们须要更多的功能芯片设计3．多项目晶圆（mpw）技术的特点是什么？对发展集成电路设计有什么意义？mpw：把几至几十种工艺上相容的芯片组装至一个宏芯片上，然后以步行的方式排序至一至多个晶圆上。
意义：降低成本。
4．集成电路设计须要哪四个方面的科学知识？系统，电路，工具，工艺方面的知识第二章1．为什么硅材料在集成电路技术中起着举足轻重的作用?原材料来源多样，技术明朗，硅基产品价格低廉2．gaas和inp材料各存有哪些特点?p10,113．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体轻参杂可实现欧姆碰触，金属与参杂半导体碰触构成肖特基碰触4．讲出多晶硅在cmos工艺中的促进作用。
p135．列举你晓得的异质半导体材料系统。
gaas/algaas,inp/ingaas,si/sige,6．soi材料就是怎样构成的，存有什么特点?soi绝缘体上硅，可以通过氧隔绝或者晶片导电技术顺利完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更慢，功率更高7.肖特基碰触和欧姆型碰触各存有什么特点？肖特基碰触：阻挡层具备相似pn吴厝庄的伏安特性。
欧姆型碰触：载流子可以难地利用量子遂穿着效应适当民主自由传输。
8.简述双极型晶体管和mos晶体管的工作原理。
p19,21第三章1．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料构成具备相同参杂种类及浓度而具备相同性能的晶体层。
(整理)集成电路设计习题答案1-5章
CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P13 5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
《集成电路设计(第2版)》习题答案10-12章
图10.40 反相器链驱动结构 4．列出CMOS存储器的分类和各自的特点。 分类： 半导体存储器按数据存取方式的不同可分为随机存储器 （RAM） 和只读存储器 （ROM） . 基 于单个数据存储单元的工作原理，RAM 主要分为两大类：动态存储器(DRAM)和静态存储器 (SRAM)。 而在ROM中根据数据存储(写入数据)方式的不同， 可分为掩膜ROM 和可编ROM(PROM)。 可编程ROM 又可进一步分为熔丝型ROM、 可擦除PROM(EPROM)、 电可擦除PROM(EEPROM)和闪存 （Flash），下图概括了存储器的分类。
集成电路版图设计习题答案第二章集成电路制造工艺
集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。
2．简述外延工艺的用途。
答：外延工艺的应用很多。
外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。
在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。
使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。
图 外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。
利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。
利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。
外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。
3．简述二氧化硅薄膜在集成电路中的用途。
答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。
二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。
4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。
其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。
湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。
因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。
实际热氧化工艺通常采用干、湿氧交替的方式进行。
(完整版)集成电路工艺原理试题总体答案
目录一、填空题（每空1分，共24分） (1)二、判断题（每小题1.5分，共9分） (1)三、简答题（每小题4分，共28分） (2)四、计算题（每小题5分，共10分） (4)五、综合题（共9分） (5)一、填空题（每空1分，共24分）1.制作电阻分压器共需要三次光刻，分别是电阻薄膜层光刻、高层绝缘层光刻和互连金属层光刻。
2.集成电路制作工艺大体上可以分成三类，包括图形转化技术、薄膜制备技术、掺杂技术。
3.晶体中的缺陷包括点缺陷、线缺陷、面缺陷、体缺陷等四种。
4.高纯硅制备过程为氧化硅→粗硅→ 低纯四氯化硅→ 高纯四氯化硅→ 高纯硅。
5.直拉法单晶生长过程包括下种、收颈、放肩、等径生长、收尾等步骤。
6.提拉出合格的单晶硅棒后，还要经过切片、研磨、抛光等工序过程方可制备出符合集成电路制造要求的硅衬底片。
7.常规的硅材料抛光方式有：机械抛光，化学抛光，机械化学抛光等。
8.热氧化制备SiO2的方法可分为四种，包括干氧氧化、水蒸汽氧化、湿氧氧化、氢氧合成氧化。
9.硅平面工艺中高温氧化生成的非本征无定性二氧化硅对硼、磷、砷（As）、锑（Sb）等元素具有掩蔽作用。
10.在SiO2内和Si- SiO2界面存在有可动离子电荷、氧化层固定电荷、界面陷阱电荷、氧化层陷阱等电荷。
11.制备SiO2的方法有溅射法、真空蒸发法、阳极氧化法、热氧化法、热分解淀积法等。
12.常规平面工艺扩散工序中的恒定表面源扩散过程中，杂质在体内满足余误差函数分布。
常规平面工艺扩散工序中的有限表面源扩散过程中，杂质在体内满足高斯分布函数分布。
13.离子注入在衬底中产生的损伤主要有点缺陷、非晶区、非晶层等三种。
14.离子注入系统结构一般包括离子源、磁分析器、加速管、聚焦和扫描系统、靶室等部分。
15.真空蒸发的蒸发源有电阻加热源、电子束加热源、激光加热源、高频感应加热蒸发源等。
16.真空蒸发设备由三大部分组成，分别是真空系统、蒸发系统、基板及加热系统。
集成电路设计基础作业题解答（1～4）
集成电路设计基础作业题解答（1～4）第⼀次作业：1、为什么PN 结会有单向导电性？答PN 结是由P 型半导体和N 型半导体结合在⼀起形成的。
P 型半导体多⼦是空⽳，N 型半导体多⼦是电⼦。
当形成PN 结后由于载流⼦的浓度差，电⼦会向P 型侧扩散，空⽳会向N 型侧扩散。
随着扩散的进⾏，会在接触处形成⼀定厚度的空间电荷区，电荷区中的正负离化中⼼形成内建电场。
随着空间耗尽区的扩展和内建电场的增强，电场作⽤下的漂移得到加强，扩散随之减弱，最后漂移电流和扩散电流达到平衡。
若给PN 结两端加上正电压，外加电场将会削弱内建电场从⽽加强扩散削弱漂移，此时扩散电流电流⼤于漂移电流从⽽形成正向导通电流。
当PN 结加上反向偏压后，外加电场和内建电场同向，此时扩散进⼀步收到抑制，漂移得到加强。
但漂移的少数载流⼦⾮常少，所以没能形成⼤的反向导通电流。
这就是PN 结的单向导电性。
2、为什么半导体掺杂后导电能⼒⼤⼤增强答：本征半导体在常温情况下由于热激发产⽣的空⽳电⼦对浓度⼤约在1010量级。
⽽在常温下本征半导体的导电能⼒⾮常弱。
当掺⼊B 或P 等杂质后，在常温下的掺杂杂质基本全部离化，杂质的离化⽽会在价带或导带产⽣⼤量的能做共有化运动的空⽳或电⼦。
在杂质没有补偿的情况下，载流⼦浓度近似等于杂质浓度，半导体掺杂后n,p ⼤⼤增加。
根据电导率σ=nqµ(n)+pqµ(p)可知，掺杂半导体的电导率⼤⼤增加，即导电能⼒明显增强。
3、为什么晶体管有放⼤作⽤？答：我们定义晶体管集电极电流和基极电流的⽐值为晶体管放⼤倍数。
只有当晶体管处于放⼤状态时才具有线性放⼤能⼒。
当BE 结正偏，BC 结反偏时管⼦处于放⼤状态。
因为发射极⾼掺杂，在BE 正向导通时，发射极的⼤量电⼦（以NPN 管为例）扩散到基区。
基区空⽳扩散到发射极，⽽基区浓度远⽐发射极来得低，所以电⼦扩散电流占主要部分。
因为基区很薄且载流⼦寿命很长，到达基区的电⼦只有⼀⼩部分和基区注⼊得空⽳复合，绝⼤部分要在反偏的集电结内建电场作⽤下⽽漂移到集电极。
集成电路版图设计习题答案第一章半导体器件理论基础
集成电路版图设计习题答案第1章半导体器件理论基础【习题答案】1．如何理解本征半导体和掺杂半导体材料的导电机理。
答：本征半导体就是一块没有杂质和缺陷的半导体，其晶格结构是完美的，在其内部除了硅原子外没有其它任何原子，因此是纯净的。
在绝对零度附近，本征半导体的共价键是完整的、饱和的，无本征激发，自然没有电子和空穴；当温度升高时，本征激发过程产生了电子和空穴，这些本征载流子的浓度虽然很低，但仍然可以导电。
在杂质半导体材料中，由于掺入杂质的数量远大于硅的本征载流子浓度，因此这些半导体材料的导电性不是由本征激发产生的载流子决定，而是受控于材料中所掺入的杂质（包括杂质的数量和类型）。
在半导体中可以掺入各种各样的杂质，但为了更好的控制半导体材料的导电性，通常掺入元素周期表中的III、V族元素。
杂质半导体的导电能力通常高于本征半导体。
2．如何理解空穴的导电机理。
答：空穴的导电作用如下图所示。
在下图中，位置（1）有一个空穴，它附近的价键上的电子就可以过来填补这个空位，例如从位置(2)跑一个价键电子到位置(1)去，但在位置（2）却留下了一个空位，相当于空穴从位置(1)移动到位置(2)去了。
同样，如果从位置(3)又跑一个电子到位置(2)去，空穴就又从位置(2)跑到位置(3)，……。
如果用虚线箭头代表空穴移动的方向，实线箭头代表价键电子移动的方向，就可以看出，空穴的移动可以等效于价键电子在相反方向的移动。
图空穴的导电作用3．简述PN结的结构与导电特性。
答：在一块半导体材料中，如果一部分是N型区，另一部分是P型区，那么在N型区和P型区的交界面处就形成了PN结（简称为结）。
当P型区和N型区相接触时，一些空穴就从P型区扩散到N型区中。
同样，一些电子也从N型中扩散到P型区中。
扩散的结果是在N型区和P型区的交界面处的两侧形成了带正、负电荷的区域，称为空间电荷区。
在空间电荷区内由于存在正负离子将形成电场，这个电场称为自建电场，电场的方向从N型区指向P型区。
集成电路设计学习思考题参考答案
集成电路设计学习思考题参考答案参考答案一、概念题：1、微电子学：主要是研究电子或离子在固体材料中的运动规律及应用，并利用它实现信号处理功能的科学，是电子学的分支，其目的是实现电路和系统的集成，这种集成的电路和系统又称为集成电路和集成系统。
2、集成电路：（Integrated Circuit，缩写为IC）是指通过一系列特定的加工工艺，将多个晶体管、二极管等有源器件和电阻、电容器等无源器件，按照一定的电路连接集成在一块半导体单晶片（如硅或GaAs等）或者说陶瓷等基片上，作为一个不可分割的整体执行某一特定功能的电路组件。
3、综合：从设计的高层次向低层次转换的过程，它是在给定了电路应实现的功能和实现此电路的约速条件（如速度、功耗、成本、电路类型等），找到满足上述要求的目标结构的过程。
如果是靠人工完成，通常简单地称之为设计；而依靠EDA 工具自动生成，则称之为综合。
4、模拟验证：指对实际系统加以抽象，提取其模型，输入计算机，然后将外部激励信号施加于此模型，通过观察模型在激励信号作用下的反应，判断该系统是否实现预期的功能。
5、计算机辅助测试（CAT）技术：把测试向量作为测试输入激励，利用故障模拟器，计算测试向量的故障覆盖率，并根据获得的故障辞典进行故障定位的技术。
6、图形转换技术：是指将掩膜板上设计好的图形转移到硅片上的技术，包括光刻与刻蚀技术。
7、薄膜制备技术：指通过一定的工序，在衬底表面生产成一层薄膜的技术，此薄膜可以是作为后序加工的选择性的保护膜，作为电绝缘的绝缘膜，器件制作区的外延层，起电气连接作用的金属膜等。
8、掺杂：是指将需要的杂质掺入特定的半导体区域中以达到改变半导体电学性质，形成PN结、电阻、欧姆接触等各种结构的目的。
9、系统功能设计：是最高一级的设计，主要是指根据所设计系统的要求（包括芯片的功能、性能、尺寸、功耗等），进行功能划分和数据流、控制流的设计，完成功能设计。
10、逻辑设计：是指确定满足一定逻辑功能的由逻辑单元组成的逻辑结构，其输出一般是网表和逻辑图。
《集成电路设计(第2版)》习题答案10-12章
第11章
1. 简述VLSI 设计的一般流程和涉及的问题。 典型的设计流程被划分成三个综合阶段：高层综合、逻辑综合和物理综合。 高层综合也称行为级综合， 它是将系统的行为、 各个组成部分的功能及输入和输出， 用硬件描述语言HDL（如VHDL和Verilog）加以描述，然后进行行为级综合，同时通过高 层次硬件仿真进行验证。 逻辑综合将逻辑级行为描述转化成使用门级单元的结构描述（门级结构描述称为网 表描述），同时还要进行门级逻辑仿真和测试综合。 物理综合也称版图综合，它的任务是将门级网表自动转化成版图。这时对每个单元 确定其几何形状、大小及位置，确定单元间的连接关系。
特点： （1）RAM随机存储器又称为读写存储器，可以“随时”进行读、写操作。RAM必须保持供 电，否则其保存的信息将消失。 DRAM: DRAM单元数据必须周期性地进行读出和重写(刷新)，即使存储阵列中没有存储 数据也要如此。由于DRAM 成本低、密度高，因此在PC、大型计算机和工作站中广泛用做主 存储器。 SRAM：SRAM只要不掉电，即使不刷新，数据也不会丢失。由于SARM存取速度高、功耗 低，因此主要作为微处理器、大型机、工作站以及许多便携设备的高速缓冲存储器。 （2） ROM只读存储器在正常运行中只能够对已存储的内容进行读取， 而不允许对存储 的数据进行修改。ROM存储器数据不易丢失，即使在掉电和不刷新的情况下，所存数据也会 保存完好。 掩膜ROM的数据在芯片生产时用光电掩膜写入，其电路简单，集成度高，大批量生产 时价格便宜。 在可编程ROM中， 熔丝型ROM中的数据是通过外加电流把所选熔丝烧断而写入的， 一旦写入后数据就不能再进行擦除和修改。 而EPROM、 EEPROM 中的数据分别可以通过紫外光 照射擦除和电擦除，然后重新写入。闪存(flash)与EEPROM 很相似，它所保存的数据也可通 过外加高电压来擦除，其写入速度比EEPROM更快。
阻抗匹配网络
传输线的传播特性：终端短路
负载阻抗ZL=0，因而终端电压V=0，故
V (0) = V+ + V− = 0 ⇒ V+ = −V−
1 2V+ I (0) = I + + I − = (V+ − V− ) = = 2I + Z0 Z0
12
传输线的传播特性：终端短路
V ( z ) = V+ e jkz + V− e − jkz = V+ (e jkz − e − jkz ) = j 2V+ sin kz I ( z ) = I + e jkz + I − e − jkz = I + (e jkz + e − jkz ) = 2 I + cos kz
43
匹配网络的形式
传输线匹配技术 LC阻抗变换技术 变压器
44
阻抗匹配的方法：单支节调谐
单支节调谐：在离负载一定距离时与传输馈线并联 一段开路或短路的短截线进行匹配. 两个可调参数为分支线离开负载的距离d和并联分 支线提供的电纳值。 基本步骤是：选择适当距离，以使在分支节处看向 负载的导纳为Y+jB ,然后选取分支线导纳为-jB, 从 而获得匹配。分支线的电纳值，开路和短路都能提 供，长度相差λ/4
电抗圆用下式定义：
(Γr − 1) 2 + (Γi − 1 2 1 ) = ( )2 xL xL
当阻抗中的虚部一定 时，由实部变化引起 的反射系数的改变都 落在Γ平面上圆心 为 (1, 1 ) , 半径为
1 xL 的圆上。 xL
25
Smith圆图—导纳圆图
归一化等电导圆为：
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
第一章1．按规模划分，集成电路的发展已经经历了哪几代它的发展遵循了一条业界著名的定律，请说出是什么定律晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么对发展集成电路设计有什么意义MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识系统，电路，工具，工艺方面的知识第二章1．为什么硅材料在集成电路技术中起着举足轻重的作用原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点P10,113．怎样的条件下金属与半导体形成欧姆接触怎样的条件下金属与半导体形成肖特基接触接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P135．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe,6．SOI材料是怎样形成的，有什么特点SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21第三章1．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
P28,293．写出光刻的作用，光刻有哪两种曝光方式作用：把掩膜上的图形转换成晶圆上的器件结构。
曝光方式有接触与非接触两种。
4．X射线制版和直接电子束直写技术替代光刻技术有什么优缺点X 射线（X-ray）具有比可见光短得多的波长，可用来制作更高分辨率的掩膜版。
电子束扫描法，，由于高速电子的波长很短，分辨率很高5．说出半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。
热扩散掺杂和离子注入法。
与热扩散相比，离子注入法的优点如下：1.掺杂的过程可通过调整杂质剂量与能量来精确控制杂质分布。
2.可进行小剂量的掺杂。
3.可进行极小深度的掺杂。
4.较低的工业温度，故光刻胶可用作掩膜。
5.可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。
缺点：价格昂贵，大剂量注入时，半导体晶格会遭到严重破坏且难以恢复6．列出干法和湿法氧化法形成SiO 2的化学反应式。
干氧湿氧第四章1．Si 工艺和GaAs 工艺都有哪些晶体管结构和电路形式 见表2．比较CMOS 工艺和GaAs 工艺的特点。
CMOS 工艺技术成熟，功耗低。
GaAs 工艺技术不成熟，工作频率高。
3. 什么是MOS 工艺的特征尺寸工艺可以实现的平面结构的最小宽度，通常指最小栅长。
4. 为什么硅栅工艺取代铝栅工艺成为CMOS 工艺的主流技术铝栅工艺缺点是，制造源漏极与制造栅极需要两次掩膜步骤（MASK STEP ），不容易对齐。
硅栅工艺的优点是：自对准的，它无需重叠设计，减小了电容，提高了速度，增加了电路的稳定性。
22SiO O Si →+22222H SiO O H Si +→+5. 为什么在栅长相同的情况下NMOS 管速度要高于PMOS 管因为电子的迁移率大于空穴的迁移率6．简述CMOS 工艺的基本工艺流程。
7．常规N-Well CMOS 工艺需要哪几层掩膜每层掩膜分别有什么作用 P50表第五章1． 说出MOSFET 的基本结构。
MOSFET 由两个PN 结和一个MOS 电容组成。
2． 写出MOSFET 的基本电流方程。
])[(221DS DS T GS l w t V V V V ox OX --•μξ 3． MOSFET 的饱和电流取决于哪些参数饱和电流取决于栅极宽度W ，栅极长度L ，栅-源之间压降GS V ，阈值电压T V ，氧化层厚度OX t ，氧化层介电常数OX ξ4． 为什么说MOSFET 是平方率器件因为MOSFET 的饱和电流具有平方特性5．什么是MOSFET的阈值电压它受哪些因素影响阈值电压就是将栅极下面的Si表面从P型Si变成N型Si所必要的电压。
影响它的因素有4个：材料的功函数之差，SiO2层中可以移动的正离子的影响，氧化层中固定电荷的影响，界面势阱的影响6．什么是MOS器件的体效应由于衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。
7．说明L、W对MOSFET的速度、功耗、驱动能力的影响。
P70，718．MOSFET按比例收缩后对器件特性有什么影响I不变，器件占用面积减少，提高电路集成度，减少功耗DS9．MOSFET存在哪些二阶效应分别是由什么原因引起的沟道长度调制效应，体效应，亚阈值效应10．说明MOSFET噪声的来源、成因及减小的方法。
噪声来源：热噪声和闪烁噪声。
热噪声是由沟道内载流子的无规则热运动造成的，可通过增加MOS管的栅宽和偏置电流减少热噪声。
闪烁噪声是由沟道处二氧化硅与硅界面上电子的充放电引起的，增加栅长栅宽可降低闪烁噪声。
第六章1．芯片电容有几种实现结构①利用二极管和三极管的结电容；②叉指金属结构；③金属-绝缘体-金属（MIM）结构；④多晶硅/金属-绝缘体-多晶硅结构。
2．采用半导体材料实现电阻要注意哪些问题精度、温度系数、寄生参数、尺寸、承受功耗以及匹配等方面问题3．画出电阻的高频等效电路。
4．芯片电感有几种实现结构(1)集总电感集总电感可以有下列两种形式:①匝线圈;②圆形、方形或其他螺旋形多匝线圈;(2)传输线电感5．微波集成电路设计中，场效应晶体管的栅极常常通过一段传输线接偏置电压。
试解释其作用。
阻抗匹配6．微带线传播TEM波的条件是什么7．在芯片上设计微带线时，如何考虑信号完整性问题为了保证模型的精确度和信号的完整性，需要对互连线的版图结构加以约束和进行规整。
为了减少信号或电源引起的损耗以及为了减少芯片面积，大多数连线应该尽量短。
应注意微带线的趋肤效应和寄生参数。
在长信号线上，分布电阻电容带来延迟；而在微带线长距离并行或不同层导线交叉时，要考虑相互串扰问题。
8．列出共面波导的特点。
CPW 的优点是：①工艺简单，费用低，因为所有接地线均在上表面而不需接触孔。
②在相邻的CPW 之间有更好的屏蔽，因此有更高的集成度和更小的芯片尺寸。
③比金属孔有更低的接地电感。
④低的阻抗和速度色散。
CPW 的缺点是：①衰减相对高一些，在50 GHz 时，CPW 的衰减是 dB/mm；③由于厚的介质层，导热能力差，不利于大功率放大器的实现。
第七章1. 集成电路电路级模拟的标准工具是什么软件, 能进行何种性能分析集成电路电路级模拟的标准工具是SPICE可以进行：（1）直流工作点分析（2）直流扫描分析（3）小信号传输函数（4）交流特性分析（5）直流或小信号交流灵敏度分析（6）噪声分析（7）瞬态特性分析（8）傅里叶分析（9）失真分析（10）零极点分析2. 写出MOS的SPICE元件输入格式与模型输入格式。
元件输入格式：M<编号> <漏极结点> <栅极结点> <源极结点> <衬底结点> <模型名称> <宽W> <长L> （<插指数M>）例如：M1 out in 0 0 nmos W= L= M=2模型输入格式：.Model <模型名称> <模型类型> <模型参数>……例如：.MODEL NMOS NMOS LEVEL=2 LD= TOX= VTO= KP=+NSUB=+15 GAMMA= PHI= U0=656 UEXP= UCRIT=31444+DELTA= VMAX=55261 XJ= LAMBDA= NFS=1E+12 NEFF=+NSS=1E+11 TPG= RSH= PB=+CGDO= CGSO= CJ= MJ= CJSW= MJSW=其中，+为SPICE语法，表示续行。
3. 用SPICE程序仿真出MOS管的输出特性曲线。
.title CH6-3.include “”M1 2 1 0 0 nmos w=5u l=Vds 2 0 5Vgs 1 0 1.dc vds 0 5 vgs 1 5 1.print dc v(2) i(vds).end4. 构思一个基本电路如一个放大器,画出电路图,编写SPICE输入文件,执行分析,观察结果。
.title CH6-4.include “”.global vddM1 out in 0 0 nmos w=5u l=M2 out in vdd vdd pmos w=5u l= Vcc vdd 0 5Vin in 0 sin(0 1 10G 1ps 0).trans 4u.print trans v(out).end第八章1．说明版图与电路图的关系。
版图（Layout）是集成电路设计者将设计、模拟和优化后的电路转化成为一系列的几何图形，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。
版图与电路图是一一对应的，包括元件对应以及结点连线对应。
2．说明版图层、掩膜层与工序的关系。
集成电路制造厂家根据版图中集成电路尺寸、各层拓扑定义等器件相关的物理信息数据来制造掩膜。
根据复杂程度，不同工艺需要的一套掩膜可能有几层到十几层。
一层掩膜对应于一种工艺制造中的一道或数道工序。
掩膜上的图形决定着芯片上器件或连接物理层的尺寸。
因此版图上的几何图形尺寸与芯片上物理层尺寸直接相关。
3．说明设计规则与工艺制造的关系。
由于器件的物理特性和工艺限制，芯片上物理层的尺寸对版图的设计有着特定的规则，这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。
因此不同的工艺，就有不同的设计规则。
4．设计规则主要包括哪几种几何关系设计规则主要包括各层的最小宽度、层与层之间的最小间距以及最小交叠等。
5．给出版图设计中的图元（Instance）与电路中的元件（Element）概念的区别。
图元可以是一些不具有电路功能的图形组合，譬如以图形组成的字母、图标（Logo）等。
6. 为提高电路性能在版图设计中要注意哪些准则（1）匹配设计（2）抗干扰设计（3）寄生优化设计（4）可靠性设计7．版图设计中整体布局有哪些注意事项（1）布局图应尽可能与功能框图或电路图一致，然后根据模块的面积大小进行调整。