DSP技术 第3章 TMS320C54x系列DSP硬件结构
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(2)40位算术逻辑运算单元ALU，包括1个40位桶形移 位寄存器和2个独立的40位累加器A、B。
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(3)17×17位并行乘法器，与40位专用加法器相连,可 用于进行非流水线的单周期乘法-累加运算。
(4)比较、选择、存储单元（CSSU），可用于Viterbi 译码器的加法-比较-选择运算。
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一、算术逻辑运算单元
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一、算术逻辑运算单元
ALU的两个输入操作数可以来自： ➢ 16位的立即数 ➢ 数据存储器中的16位字 ➢ 暂存器T中的16位字 ➢ 数据存储器中读出的2个16位字 ➢ 累加器A或B中的40位数 ➢ 移位寄存器的输出。 ALU通过指令识别输入数据。
ALU的40位输出结果送入累加器A或B。
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二、累加器
➢ 累加器A和B可作为ALU和乘法器/加法器单元的目的寄存 器，累加器也能输出数据到ALU或乘法器/加法器中。累 加器可分为三部分：保护位（或称前导位）、高位字和 低位字。
➢ 累加器A和B的唯一区别是累加器A 的32~16位能被用作 乘/加单元中乘法器的输入，而累加器B则不能。
➢ 累加器A和累加器B的保护位用作算术运算时的空白头， 目的是防止迭代运算中的溢出。
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来自百度文库
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4.执行指令速度快
TMS320C54x DSP执行单周期定点指令时间可以为 25/20/15/12.5/10ns，对应每秒指令数分别为 40/66/100MIPS（百万条/秒）。
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5.电源可处于低功耗状态，可在3.3V和2.7V电压下工 作，三个低功耗方式（IDLE1、IDLE2、IDLE3）可 节省功耗，以便DSP更适合无线移动设备。
第3章 TMS320C54x系列DSP硬件结构
3.1 TMS320C54x DSP的特点与基本结构 3.2 TMS320C54x DSP的总线结构 3.3 TMS320C54x DSP的CPU结构 3.4 TMS320C54x DSP的存储器结构 3.5 TMS320C54x DSP的片内外设
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3.1 TMS320C54x DSP的特点与基本结构
TMS320C54x（简称’C54x）是TI公司1996年推出 的新一代DSP，是为了实现低功耗、高速实时信号 处理而专门设计的数字信号处理器，采用改进的哈 佛结构，具有高度的操作灵活性和运行速度，适应 于远程通信等实时嵌入式应用的需要，现已广泛地 应用于无线电通信系统中。
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3.专业的指令集可帮助快速实现复杂算法和优化编程 (1)单指令重复和块指令重复操作。 (2)块存储移动指令，用于程序和数据管理。 (3)32位长整数操作指令。 (4)同时读入2个或3个操作数的指令。 (5)能并行存储和加载的算术指令。 (6)条件存储指令。 (7)快速中断返回指令。
接口
外部 设备 接口
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TMS320C54X DSP的主要特点
1.CPU可实现高效的数据存储能力和数据处理能力。 CPU是DSP芯片中的核心部分，是用来实现数据
信号处理运算和高速控制功能的部件。CPU的内部 包括：
(1)采用先进的多总线结构，通过1条程序总线、3条数 据总线和4条地址总线来实现。可同时访问程序区 和数据区，还可进行双操作数读操作，32位的双字 读和并行的单字数据读/写能力。
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➢ 技术指标 对于同一系列的DSP器件，各型号器件所采用的CPU是 基本相同的。TMS320C54x系列芯片中各型号器件内部 CPU结构完全相同，只是在时钟频率、工作电压、片内 存储器容量大小、外围设备和接口电路的设计上有所不 同。
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表3.1 TMS320C54x系列DSP芯片的技术特征
(5)指数编码器,是一个支持单周期指令EXP的专用硬件。 可以在一个周期内计算40位累加器数值的指数。
(6)集成Viterbi加速器，专门用于通信中 Viterbi算法。
(7)两个地址生成器，包括8个辅助寄存器和2个辅助寄 存器算术运算单元（ARAU）。
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2.存储器的组成 (1)192K*16位的可选择空间(64K字程序存储空间、 64K的数据存储空间和64K的I/O空间) 。 (2)片内ROM，可配置为程序/数据存储器 (3)片内双寻址RAM(DARAM) (4)部分54x含片内单寻址RAM(SARAM)
TMS320C54x CPU的寄存器在存取数据时，可以使用 寄存器寻址方式，以达到快速保存和恢复数据的目的。
TMS320C54x CPU主要包括：一个40位的算术逻辑单 元（ALU）、两个40位的累加器、一个桶形移位乘累加 器、16位的暂存器（TREG）、16位的状态转移寄存器 （TRN）、比较/选择/存储单元（CSSU）和指数编码器。
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TMS320C54x的硬件结构图
系统 控制 接口
系统控制
PAB PB CAB CB DAB DB EAB EB
乘法 累加器
CPU
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PAGEN 程序地址生成器
DAGEN 数据地址生成器
程序存储器 数据存储器
串行口 并行口 定时器 计数器
中断
算术/逻辑 运算单元
比较器
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桶形 移位器
外部 存储器
➢ AG、AH、AL、BG、BH和BL都是存储器映像寄存器(在存 储空间中占有地址)，由特定的指令将其内容放到16位 数据存储器中，并从数据存储器中读出或写入32位累加 器值。
➢ 程序总线PB
➢ 3条数据总线CB、DB和EB
➢ 4条地址总线PAB、CAB、DAB和EAB
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表3.2 读/写访问时的总线占用说明
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3.3 TMS320C54x的CPU结构
CPU决定了DSP的运算速度和程序效率，为了能在一 个指令周期内完成高速的算术运算，TMS320C54x CPU采 用了流水线指令执行结构和相应的并行结构设计。
6.智能外设可以很方便地实现与外部处理器的数据通 信和对芯片的仿真与测试。
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3.2 TMS320C54x DSP的总线结构
TMS320C54x片内有8条16位总线，即4条程序/数 据总线和4条地址总线。PB是程序总线，CB、DB和 EB是数据总线，地址总线分别是：PAB、CAB、 DAB和EAB。
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(3)17×17位并行乘法器，与40位专用加法器相连,可 用于进行非流水线的单周期乘法-累加运算。
(4)比较、选择、存储单元（CSSU），可用于Viterbi 译码器的加法-比较-选择运算。
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一、算术逻辑运算单元
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一、算术逻辑运算单元
ALU的两个输入操作数可以来自： ➢ 16位的立即数 ➢ 数据存储器中的16位字 ➢ 暂存器T中的16位字 ➢ 数据存储器中读出的2个16位字 ➢ 累加器A或B中的40位数 ➢ 移位寄存器的输出。 ALU通过指令识别输入数据。
ALU的40位输出结果送入累加器A或B。
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二、累加器
➢ 累加器A和B可作为ALU和乘法器/加法器单元的目的寄存 器，累加器也能输出数据到ALU或乘法器/加法器中。累 加器可分为三部分：保护位（或称前导位）、高位字和 低位字。
➢ 累加器A和B的唯一区别是累加器A 的32~16位能被用作 乘/加单元中乘法器的输入，而累加器B则不能。
➢ 累加器A和累加器B的保护位用作算术运算时的空白头， 目的是防止迭代运算中的溢出。
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4.执行指令速度快
TMS320C54x DSP执行单周期定点指令时间可以为 25/20/15/12.5/10ns，对应每秒指令数分别为 40/66/100MIPS（百万条/秒）。
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5.电源可处于低功耗状态，可在3.3V和2.7V电压下工 作，三个低功耗方式（IDLE1、IDLE2、IDLE3）可 节省功耗，以便DSP更适合无线移动设备。
第3章 TMS320C54x系列DSP硬件结构
3.1 TMS320C54x DSP的特点与基本结构 3.2 TMS320C54x DSP的总线结构 3.3 TMS320C54x DSP的CPU结构 3.4 TMS320C54x DSP的存储器结构 3.5 TMS320C54x DSP的片内外设
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3.1 TMS320C54x DSP的特点与基本结构
TMS320C54x（简称’C54x）是TI公司1996年推出 的新一代DSP，是为了实现低功耗、高速实时信号 处理而专门设计的数字信号处理器，采用改进的哈 佛结构，具有高度的操作灵活性和运行速度，适应 于远程通信等实时嵌入式应用的需要，现已广泛地 应用于无线电通信系统中。
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3.专业的指令集可帮助快速实现复杂算法和优化编程 (1)单指令重复和块指令重复操作。 (2)块存储移动指令，用于程序和数据管理。 (3)32位长整数操作指令。 (4)同时读入2个或3个操作数的指令。 (5)能并行存储和加载的算术指令。 (6)条件存储指令。 (7)快速中断返回指令。
接口
外部 设备 接口
5
TMS320C54X DSP的主要特点
1.CPU可实现高效的数据存储能力和数据处理能力。 CPU是DSP芯片中的核心部分，是用来实现数据
信号处理运算和高速控制功能的部件。CPU的内部 包括：
(1)采用先进的多总线结构，通过1条程序总线、3条数 据总线和4条地址总线来实现。可同时访问程序区 和数据区，还可进行双操作数读操作，32位的双字 读和并行的单字数据读/写能力。
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➢ 技术指标 对于同一系列的DSP器件，各型号器件所采用的CPU是 基本相同的。TMS320C54x系列芯片中各型号器件内部 CPU结构完全相同，只是在时钟频率、工作电压、片内 存储器容量大小、外围设备和接口电路的设计上有所不 同。
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表3.1 TMS320C54x系列DSP芯片的技术特征
(5)指数编码器,是一个支持单周期指令EXP的专用硬件。 可以在一个周期内计算40位累加器数值的指数。
(6)集成Viterbi加速器，专门用于通信中 Viterbi算法。
(7)两个地址生成器，包括8个辅助寄存器和2个辅助寄 存器算术运算单元（ARAU）。
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2.存储器的组成 (1)192K*16位的可选择空间(64K字程序存储空间、 64K的数据存储空间和64K的I/O空间) 。 (2)片内ROM，可配置为程序/数据存储器 (3)片内双寻址RAM(DARAM) (4)部分54x含片内单寻址RAM(SARAM)
TMS320C54x CPU的寄存器在存取数据时，可以使用 寄存器寻址方式，以达到快速保存和恢复数据的目的。
TMS320C54x CPU主要包括：一个40位的算术逻辑单 元（ALU）、两个40位的累加器、一个桶形移位乘累加 器、16位的暂存器（TREG）、16位的状态转移寄存器 （TRN）、比较/选择/存储单元（CSSU）和指数编码器。
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TMS320C54x的硬件结构图
系统 控制 接口
系统控制
PAB PB CAB CB DAB DB EAB EB
乘法 累加器
CPU
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PAGEN 程序地址生成器
DAGEN 数据地址生成器
程序存储器 数据存储器
串行口 并行口 定时器 计数器
中断
算术/逻辑 运算单元
比较器
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桶形 移位器
外部 存储器
➢ AG、AH、AL、BG、BH和BL都是存储器映像寄存器(在存 储空间中占有地址)，由特定的指令将其内容放到16位 数据存储器中，并从数据存储器中读出或写入32位累加 器值。
➢ 程序总线PB
➢ 3条数据总线CB、DB和EB
➢ 4条地址总线PAB、CAB、DAB和EAB
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表3.2 读/写访问时的总线占用说明
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3.3 TMS320C54x的CPU结构
CPU决定了DSP的运算速度和程序效率，为了能在一 个指令周期内完成高速的算术运算，TMS320C54x CPU采 用了流水线指令执行结构和相应的并行结构设计。
6.智能外设可以很方便地实现与外部处理器的数据通 信和对芯片的仿真与测试。
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3.2 TMS320C54x DSP的总线结构
TMS320C54x片内有8条16位总线，即4条程序/数 据总线和4条地址总线。PB是程序总线，CB、DB和 EB是数据总线，地址总线分别是：PAB、CAB、 DAB和EAB。