通用寄存器实验报告

6.9 通用寄存器实验报告一、实验目的:1、了解通用寄存器组的用途及对CPU的重要性。

2、掌握通用寄存器组的设计方法。

二、实验内容:1、通用寄存器组的作用通用寄存器组是CPU的重要组成部分。

（1）从存储器和外部设备（除DMA方式外）取来的数据要放在通用寄存器中；（2）向存储器和外部设备（除DMA方式外）输出的数据从通用寄存器中取出；（3）参加算术运算和逻辑运算的数据从通用寄存器组中取出，同时通用寄存器也是运算结果的暂存地。

（4）通用寄存器组有两个读端口，负责提供进行算术逻辑单元需要的源操作数和目的操作数；有一个写端口，负责将运算结果保存到指定的寄存器内。

2、通用寄存器组功能实现根据通用寄存器组的功能要求，一个只有四个16位寄存器的通用寄存器组的框图如下图所示：⑴寄存器部分：当reset为低电平时，将四个16位寄存器R0-R3复位为0；当寄存器的write和sel为高电平时，在时钟信号clk的上升沿将D端的输入D[15-0]写入寄存器，然后送到寄存器的输出Q[15-0]。

4个寄存器的允许写信号write和外部产生的目的寄存器写信号DRWr 直接相连。

每个寄存器还有另一个选择信号sel，它决定哪一个寄存器进行写操作。

4个寄存器的选择信号分别和2-4译码器产生的sel00、sel01、sel10、sel11相连。

只有当一个寄存器被选中（sel为高电平时），才允许对该寄存器进行写操作。

⑵ 2-4译码器：2-4译码器的输入sel[1-0]接DR[1-0],2-4译码器对2位的输入信号sel[1-0]进行2-4译码，产生4个输出sel00、sel01、sel10、sel11，分别送往4个寄存器R0、R1、R2和R3的选择端sel。

⑶ 4选1多路器4选1多路选择器1从4个寄存器R0、R1、R2和R3的输出Q[15-0]选择1路送到DR_data[15-0]，给算术逻辑单元提供目的操作数；选择信号sel[1-0]接DR[1-0]。

4选1多路选择器2从4个寄存器R0、R1、R2和R3的输出Q[15-0]选择1路送到SR_data[15-0]，给算术逻辑单元提供源操作数；选择信号sel[1-0]接SR[1-0]。

三、实验要求:1、实验设计目标设计一个通用寄存器组满足以下要求：（1）通用寄存器组中有4个16位的寄存器。

（2）当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。

（3）通用寄存器组中有1个写入信号，当DRWr=1时，在时钟clk的上升沿将数据总线上的数写入DR[1-0]指定的寄存器。

（4）通用寄存器组中有两个读出端口，一个对应算术逻辑单元的目的操作数DR,另一个对应算术逻辑单元的源操作数SR。

DR[1-0]选择目的操作数;SR[1-0]选择源操作数。

（5）设计要求层次设计。

底层的设计实体有三个：16位寄存器，具有复位功能和允许写功能；一个2-4译码器，对应寄存器写选择；一个4选1多路开关，负责选择寄存器的读出。

顶层设计构成一个完整的通用寄存器组。

2、顶层设计实体的引脚要求引脚要求对应关系如下：（1）clk对应试验台上的时钟（单脉冲）。

（2）reset对应实验台上的CPU复位信号CPU_RST。

（3）SR[1-0]对应实验台开关SA1，SA0。

（4）DR[1-0]对应实验台开关SA3，SA2。

（5）DRWr对应实验台开关SA5。

（6）目的操作数用实验台上的指示灯A15-A0显示，源操作数用实验台上的指示灯R15-R0显示。

四、实验数据:五、实验体会:通过本次实验了解到通用寄存器组对CPU的重要性，同时也了解了通用寄存器的作用以及功能。

在开始做实验时，不知道该如何来描述这个看起来特别复杂的通用寄存器组。

但是通过解读实验原理，了解到要通过一些小的部件来组成通用寄存器组，包括2-4译码器、4选1多路选择器以及寄存器。

这些简单的小部件便可组成通用寄存器组，从而支持CPU的功能实现。

六源代码2-4译码器library ieee;use ieee.std_logic_1164.all;entity transcode isport(sel: in std_logic_vector(1 downto 0);sel00,sel01,sel10,sel11: out std_logic);end entity transcode;architecture transcode of transcode is ---beginprocess(sel) isbegincase sel iswhen "00"=>sel00<='1';sel01<='0';sel10<='0';sel11<='0';when "01"=>sel00<='0';sel01<='1';sel10<='0';sel11<='0';when "10"=>sel00<='0';sel01<='0';sel10<='1';sel11<='0';when "11"=>sel00<='0';sel01<='0';sel10<='0';sel11<='1';end case;end process;end architecture ;四选一电路library ieee;use ieee.std_logic_1164.all;entity choose4_1 isport(sel:in std_logic_vector (1 downto 0);input0,input1,input2,input3:in std_logic_vector(15 downto 0); output:out std_logic_vector(15 downto 0));end entity;architecture choose of choose4_1 isbeginprocess(sel) isbegincase sel iswhen "00"=>output(15 downto 0)<=input0(15 downto 0);when "01"=>output(15 downto 0)<=input1(15 downto 0);when "10"=>output(15 downto 0)<=input2(15 downto 0);when "11"=>output(15 downto 0)<=input3(15 downto 0);end case;end process;end architecture ;use ieee.std_logic_1164.all;---------------------------------单个寄存器entity oneregister isport(clr,clk,allow_write,sel:in std_logic; D: in std_logic_vector(15 downto 0);Q:out std_logic_vector (15 downto 0) );end entity;architecture one of oneregister isbeginprocess(clk,clr,allow_write,sel) isbeginif (clk'event and clk='1')thenif (allow_write='1'and sel='1')then Q<=D;end if;end if;if(clr='0') thenQ<="0000000000000000";end if;end process;end architecture ;单个寄存器组合成的寄存器组use ieee.std_logic_1164.all;entity registers isport(d_input :in std_logic_vector(15 downto 0);DRWr,reset,clk:in std_logic ;DR,SR:in std_logic_vector(1 downto 0);DR_data,SR_data: out std_logic_vector(15 downto 0));end entity;architecture res of registers iscomponent transcode isport(sel: in std_logic_vector(1 downto 0);sel00,sel01,sel10,sel11: out std_logic);end component ;component choose4_1 isport(sel:in std_logic_vector (1 downto 0);input0,input1,input2,input3:in std_logic_vector(15 downto 0); output:out std_logic_vector(15 downto 0));end component ;component oneregister isport(clr,clk,allow_write,sel:in std_logic;D: in std_logic_vector(15 downto 0);Q:out std_logic_vector (15 downto 0));end component;signal sel0,sel1,sel2,sel3:std_logic;signal outq0,outq1,outq2,outq3:std_logic_vector(15 downto 0); begintranscode1 :transcode port map(DR,sel0,sel1,sel2,sel3);----------------------------------------------------------R0:oneregister port map(reset,clk,DRWr,sel0, d_input,outq0);R1:oneregister port map(reset,clk,DRWr,sel1,d_input,outq1);R2:oneregister port map(reset,clk,DRWr,sel2,d_input,outq2);R3:oneregister port map(reset,clk,DRWr,sel3,d_input,outq3);---------------------------------------------------------DRoutput:choose4_1 port map(DR,outq0,outq1,outq2,outq3,DR_data);SRoutput:choose4_1 port map(SR,outq0,outq1,outq2,outq3,SR_data); end architecture;。