电子科技大学“数字逻辑”试题(200708期末中文A)
电子科技大学期末数字电子技术考试题a卷-参考答案
电子科技大学二零零九至二零一零学年第 二 学期期 末 考试数字逻辑设计及应用 课程考试题 A 卷（120分钟）考试形式：闭卷 考试日期2010年7月12日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末 60 分一、To fill your answers in the blanks （1’×25）1. If [X]10= - 110, then [X]two's-complement =[ ]2,[X]one's-complement =[ ]2. (Assumed the number system is 8-bit long) 2. Performing the following number system conversions: A. [10101100]2=[ 0 ]2421B. [1625]10=[01001 ]excess-3C. [ 1010011 ]GRAY =[10011000 ]8421BCD3. If ∑=C B A F ,,)6,3,2,1(, then F D ∑=C B A ,,( 1，4，5，6 )=C B A ,,∏(0，2，3，7 ).4. If the parameters of 74LS-series are defined as follows: V OL max = 0.5 V , V OH min = 2.7 V , V IL max = 0.8 V , V IH min = 2.0 V , then the low-state DC noise margin is 0.3V ,the high-state DC noise margin is 0.7V .5. Assigning 0 to Low and 1 to High is called positive logic. A CMOS XOR gate in positive logic is called XNOR gate in negative logic.6. A sequential circuit whose output depends on the state alone is called a Moore machine.7. To design a "001010" serial sequence generator by shift registers, the shift register should need 4 bit as least.8. If we use the simplest state assignment method for 130 sates, then we need at least8state variables.9. One state transition equation is Q*=JQ'+K'Q. If we use D flip-flop to complete the equation, the D input terminal of D flip-flop should be have the function D= JQ'+K'Q.10.Which state in Fig. 1 is ambiguous D11.A CMOS circuit is shown as Fig. 2, its logic function z= A’B’+ABFig. 1 Fig. 212.If number [A]two's-complement =01101010 and [B]one's-complement =1001, calculate [A-B]two's-complement and indicate whether or not overflow occurs.(Assumed the number system is 8-bit long)[A-B]two's-complement = 01110000, overflow no13. If a RAM’s capacity is 16K words × 8 bits, the address inputs should be 14bits; We need 8chips of 8K ⨯8 bits RAM to form a 16 K ⨯ 32 bits ROM..14. Which is the XOR gate of the following circuit A .15.There are 2n－n invalid states in an n-bit ring counter state diagram.16.An unused CMOS NOR input should be tied to logic Low level or 0 .17.The function of a DAC is translating the Digital inputs to the same value of analogoutputs.二、Complete the following truth table of taking a vote by A,B,C, when more than two of A,B,C approve a resolution, the resolution is passed; at the same time, the resolution can’t go through if A don’t agree.For A,B,C, assume 1 is indicated approval, 0 is indicated opposition. For the F,A B C F三、The circuit to the below realizes a combinational function F of four variables. Fill in the Karnaugh map of the logic function F realized by the multiplexer-based circuit. (6’)四、(A) Minimize the logic function expressionF = A·B + AC’ +B’·C+BC’+B’D+BD’+ADE(H+G) （5’）F = A·B + AC’ +B’·C+BC’+B’D+BD’ = A·(B ’C )’ +B’·C+BC’+B’D+BD’= A +B’·C+BC’+B’D+BD’+C ’D (或= A +B’·C+BC’+B’D+BD’+CD ’)= A +B’·C+BD’+C ’D (或= A + BC’+B’D +CD ’)(B) To find the minimum sum of product for F and use NAND-NAND gates to realize it （6’）),,,(Z Y X W F Π(1,3,4,6,9,11,12,14)------3分 F= X ’Z ’+XZ -----2分 =( X ’Z ’+XZ)’’=(( X ’Z ’)’(XZ)’)’ ------1分五、Realize the logic function using one chip of 74LS139 and two NAND gates.（8’）∑=)6,2(),,(C B A F ∑=)3,2,0(),,(E D C GF(A,B,C)=C’∑(1,3) ---- 3分 G(C,D,E)=C’∑(0,2,3) ----3分-六、Design a self-correcting modulo-6 counter with D flip-flops. Write out the excitation equations and output equation. Q2Q1Q0 denote the present states, Q2*Q1*Q0* denote the next states, Z denote the output. The state transition/output table is as following.（10’）Q2Q1Q0Q2*Q1*Q0*Z000 100 0100 110 0110 111 0111 011 0011 001 0001 000 1激励方程式：D2=Q0’（2分，错-2分）D1=Q2 （2分，错-2分）D0=Q1 （2分，错-2分）修改自启动：D2=Q0 +Q2Q1’（1分，错-1分）D1=Q2+Q1Q0’（1分，错-1分）D0=Q1+Q2Q0 （1分，错-1分）输出方程式：Z=Q1’Q0 （1分，错-1分）得分七、Construct a minimal state/output table for a moore sequential machine, that will detect the input sequences: x=101. If x=101 is detected, then Z=1.The input sequences DO NOT overlap one another. The states are denoted with S0~S3.（10’）For example:X：0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 ……Z：0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 ……state/output table八、Please write out the state/output table and the transition/output table and theexcitation/output table of this state machine.（states Q2 Q1=00~11, use the state name A~D ）（10’）Transition/output table State/output table Excitation/output table（4分） （3分） （3分）评分标准：转移/输出表正确，得4分；每错一处扣0.5分，扣完4分为止；由转移/输出表得到状态/输出表正确，得3分；每错一处扣0.5分，扣完3分为止；激励/输出表正确，得3分；每错一处扣0.5分，扣完3分为止。
数字逻辑设计及实践电子科技大学试卷及答案
数字逻辑设计及实践1、存储单元是时序状态机不可缺少的组成部分；（ √ ）2、7485为4位二进制比较器。
如果二进制数A=B ，则其输出必将是Y （A=B ）有效；（Х ）3、所有类型的触发器其状态更新都发生在时钟触发沿上；（Х ）4、米利型时序逻辑的输出仅仅取决于当前现态的值；（Х ）5、穆尔型时序逻辑的输出仅仅取决于当前现态的值；（ √ ）6、异步时序逻辑电路中各个触发器所用的时钟触发沿不完全相同；（ √ ）7、如果两个时序逻辑的状态转换关系以及所选择的触发器都相同，则其逻辑图也相同；（ Х）8、时序逻辑可以没有输出，但是组合逻辑必须有输出；（ √ ）9、要实现模为100的计数器（有效计数循环圈的状态数为100），则需要10片74160（十进制计数器）来实现；（ Х）10、环形计数器的有效状态个数，与其位数相同；（ √ ）1、 将十进制运算（-125-3）转换成带符号的8位（包括符号位）二进制补码运算，其结果为：①. 00000000 ②. 10000000 ③. 11111111 ④. 100000112、请问下列逻辑中，与(A ·B)/相同的逻辑是 ；①. A /+B / ②. A+B ③. A ·B ④. A /·B /3、已知逻辑F(ABC)=Σm (1,3,5,7)，则下面的描述为正确的是：①. F(ABC)=ПM (0,2,4,6) ②. F=C③. F D =Σm (0,2,4,6) ④. F=A+B4、要实现8选1的数据选择器，则地址输入（选择输入）和多路数据端得个数分别为：①. 8、3 ②. 3 、8 ③. 8、8 ④. 3、35、如果实现5-32的译码器电路，需要 个74138（3-8译码器）来实现：①. 2 ②. 3 ③. 4 ④. 86、要实现256进制（模为256）的二进制计数器，需要 个74163（4位二进制加计数器）来实现①. 2 ②. 3 ③. 8 ④. 167、要实现有效状态数为8的环形计数器，则所需移位寄存器中的触发器个数为：①. 8 ②. 4 ③. 3 ④. 28、如果用触发器和门电路来实现12进制的计数器，则至少需要 个触发器：①. 2个 ②. 3个 ③. 4个 ④. 5个9、一个JK 触发器的驱动方程为X K J ==，则其逻辑功能与以下哪种触发器相同：①. JK 触发器 ②. SR 触发器③. D 触发器 ④. T 触发器10、下面关于移位寄存器型计数器的反馈函数的描述不正确的是：①. 反馈函数输入输出到移位寄存器的串行输入端②. 反馈函数是现态的函数③. 反馈函数中可以有存储单元④. 反馈函数是个组合逻辑单元1、下面有关带符号的二进制运算，描述正确的是，其中X 是被加数，Y 是加数，S 为和：①. [X]原码+[Y]原码=[S]原码 ②. [X]补码+[Y]补码=[S]补码③. [X]反码+[Y]反码=[S]反码 ④. [X]原码+[Y]原码=[S]补码2、逻辑函数式AC+ABCD+ACD /+A /C=①. AC ②. C ③. A ④. ABCD3、请问F=A ⊕B 的对偶式=DF①. A+B ②. A ⊙B ③. AB ④. AB /+A /B4、已知门电路的电平参数如下：，，，，V 8.0V V 0.2V V 5.0V V 7.2V max IL min IH max OL min OH ====请问其高电平的噪声容限为：①.2.2V ②.1.2V ③.0.7V ④.0.3V5、下面描述方法，对于一个组合逻辑而言，具备唯一性的是：①.逻辑函数式 ②.真值表③.卡诺图 ④.逻辑电路图6、下面电路中，属于时序逻辑电路的是：①.移位寄存器 ②.多人表决电路③.比较器 ④.码制变换器7、一个D 触发器的驱动方程为Q X D ⊕=，则其逻辑功能与以下哪种触发器相同：①. JK 触发器 ②. SR 触发器③. D 触发器 ④. T 触发器8、n 位环形计数器，其计数循环圈中的状态个（模）数为：①.n 个 ②.2n 个③.2n 个 ④.2n -1个9、n 位扭环计数器，其计数循环圈中的状态个（模）数为：①.n 个 ②.2n 个③.2n 个 ④.2n -1个10、如果用JK 触发器来实现T 触发器，则JK 触发器的驱动端需要做如下的连接：①.J=K=0②.J=K=T③.J=T;K=T’④.J=T’;K=T1、CMOS 集成逻辑OD 门，可以用以线与操作；（√ ）2、三态门的附加控制端输入无效时，其输出也无效；（ Х ）3、三态门的三个状态分别为高电平、低电平和高阻态；（√ ）4、施密特触发输入的门电路，当输入从高电平变换到低电平，和从低电平变换到高电平，它的输出变化轨迹相同；（ Х ）5、组合逻辑和时序逻辑的区别主要在于前者与时间无关，而后者时间的因素必须考虑进去；（ √ ）6、一个逻辑的函数式并不唯一，但是最简的与或表达式是唯一的；（Х ）7、模拟信号是连续的，而数字信号是离散的；（√ ）8、当两个组合逻辑的真值表相同是，则表明这两个逻辑是相等的；（ √ ）9、对于一个优先编码器而言，当输入多个有效时，其输出很难讨论；（Х ）10、串行加法器比超前进位加法器速度更快，且电路更为简单；（ Х）1、以下有关原码、反码和补码的描述正确的是：①.二进制补码就是原码除符号位外取反加1；②.补码即是就是反码的基础上再加1；③.负数的原码、反码和补码相同；④.正数的原码、反码和补码相同；2、下列逻辑表达式中，与D BC C A AB F ///1++=不等的逻辑是：①.///BC C A AB ++②.////D BC C A AB ++③．//C A AB +④．BD C A AB ++//3、已知门电路的电平参数如下：，，，，V 3.0V V 0.3V V 25.0V V 2.3V L I IH OL OH ≤≥≤≥请问其低电平的噪声容限为： ①. 0.05V ②. 0.2V ③. 2.95V ④. 2.7V4、下列逻辑中，与/A Y =相同的逻辑是：①.1A Y ⊕= ②.0A Y ⊕=③.A A Y ⊕= ④./)A A (Y ⊕=5、有如下所示波形图，已知ABC 为输入变量，Y 为输出变量，我们可以得到该逻辑的函数式为：①.AC AB Y += ②.C B A Y ++=③.C B A Y ⋅⋅= ④.///C B A Y ++=6、在同步状态下，下面哪种时序逻辑器件的状态更新仅仅发生在时钟触发沿来临的瞬间，并且状态更新的依据也仅仅取决于当时的输入情况：①.锁存器②.电平触发的触发器③.脉冲触发的触发器④.边沿触发的触发器器7、或非门所构成的SR 触发器的输入为S 和R ，则其工作时的约束条件为：①.1R S =+ ②.0R S =⋅③.0R S //=+ ④.R S =8、要实现有效状态数为8的扭环计数器，则所需移位寄存器中的触发器个数为：①.8 ②.4 ③.3 ④.29、下面的电路，属于组合逻辑的电路是：①.串行数据检测器②.多路数据选择器③.顺序信号发生器④.脉冲序列发生器10、下面哪些器件不能够实现串行序列发生器①.计数器和组合门电路②.数据选择器和组合门电路③.移位寄存器和组合门电路④.触发器和组合门电路1、如果逻辑AB=AC ，则B=C ；（ Х）2、如果逻辑A+B=A+C ，则B=C ；（Х ）3、如果逻辑AB+AC=1，则A=1；（ √ ）4、如果逻辑AB+AC=0，则A=0；（Х ）5、若干个逻辑信号进行异或操作，如果这些信号中逻辑“1”的个数为奇数，则输出结果为1；（ √ ）6、A ⊕1=A /；（ √ ）7、A+A+A=A ·A ·A ；（ √ ）8、对于CMOS 集成门电路而言，与门的结构比与非门的结构更为简单一些；（Х ）9、TTL 逻辑比CMOS 逻辑的运行功耗更低，所以更利于集成；（Х ）10、影响CMOS 集成门电路的运行速度主要是传输延迟和转换时间；（ √ ）图2-5。
数字逻辑试卷2006下(计算机学院A答案)
………密………封………线………以………内………答………题………无………效……电子科技大学二零零六至二零零七学年第1学期期末考试数字逻辑 课程考试题 A 卷（ 120 分钟） 考试形式： 闭卷 考试日期 2007年 月 日课程成绩构成：平时 20 分， 期中 10 分， 实验 分， 期末 70 分一、单项选择题，下列每题的四个选项中有一个正确的，请把正确选项的编号填入括号内（每小题2分，共10分）1、反码是（1011101）反，其对应的十进制数是( 2 )。
(1) —29 (2) —34 (3)—16 (4) +222、与8421BCD 码（01101000）8421BCD 等值的十进制数是（ 1 ）。
(1) 68 (2) 38 (3) 105 (4) 243、函数))()()((),,(C B A C B A C B A C B A C B A F ++++++++=可表示为( 1 )。
(1)∏)7,4,2,0(M (2)∑)7,4,2,0(m (3)∏)7,5,3,0(M (4) ∑)7,5,3,0(m4、逻辑函数=⊕⊕=)(B A A F ( 2 )。
(1) A (2) B (3)B A ⊕ (4) B A ⊕5、逻辑函数C B AB C A F ++=，当变量的取值为( B )时，不会出现冒险现象。
A. B=C=1 B. A=0 C=1 C. A=1 C=0 D. A=B=0 二、填空题（每小题2分，共10分）1、欲对100个对象进行二进制编码，则至少需要（ 7 ）位二进制数。
2、二进制码（1110101）2对应的格雷码是（ 1001111 ）。
3、当j i ≠时，同一逻辑函数的两个最小项=⋅j i m m （ 0 ）。
4、用与非门构成的基本RS 触发器的特征方程是（n n Q R S Q +=+1），其约束条件是（ 1=+R S ）。
5、集电极开路（OC ）输出门必须外加（ 上拉电阻 ），才能正常工作。
电子科大数字电路期末试题半期测验
电子科大数字电路期末试题半期测验————————————————————————————————作者：————————————————————————————————日期：电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题 期中卷（120分钟）考试形式：闭卷 考试日期 2008年4月26日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末60 分一 二 三 四 五 六 七 八 九 十 合计一、选择填空题（单选、每空2分，共30分）1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2． 与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同 的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。
电子科技大学2008年电子设计自动化技术期末试卷A答案
二． 改错题（5 分×3 题，共 15 分） 以下的程序在编译时都出现了错误，请用波浪线划出错误的地方并修改错误。 1. （本题 5 分） LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY Latch IS PORT ( INP: IN STD_LOGIC_VECTOR (7 downto 0); OUTP: OUT STD_LOGIC_VECTOR (7 downto 0); CLK: IN STD_LOGIC ); END Latch; ARCHITECTURE Latch OF Latch IS BEGIN PROCESS(CLK) BEGIN IF(CLK='1') THEN OUTP<=INP; END IF; wait on INP; END PROCESS; END Latch; 【参考答案】 ：
波浪线标出的部分将报错，原因是对 std_logic 类型的数据进行“+” 、 “-”运算需要声明包集合 STD_LOGIC_unsigned，将 “use IEEE.STD_LOGIC_unsigned.all;”加在程序的第三行即可。
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三． 综合题（本大题有 4 小题，共计 45 分） 1．（本题 9 分） 请将下面 VHDL 示例程序中的条件信号赋值语句等价代换为进程语句 结构，要求代换前后程序是完全等价的。 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY simp IS PORT(a, b,c : IN STD_LOGIC; y : OUT STD_LOGIC); END simp; ARCHITECTURE logic OF simp IS BEGIN y <= a WHEN c=’0’ ELSE b WHEN c=’1’ ELSE ‘X’; END logic; 【参考答案】 ： 共 9 分，考核重点是敏感信号的选择，加粗部分占 5 分 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY simp_prc IS PORT(a,b,c : IN STD_LOGIC; y : OUT STD_LOGIC); END simp_prc; ARCHITECTURE logic OF simp_prc IS BEGIN PROCESS(a, b, c) BEGIN IF c=’0’ THEN y <= a; ELSIF c=’1’ THEN y <= b; ELSE y <= ‘X’; END IF; END PROCESS; END logic; 2．（本题 13 分）请编写一个共阳极数码管的显示译码程序。din 是 4 位二进制数据输 入，其输入范围从 0000~1001，a~g 是显示译码电路的输出端，与数码管的 LED 显 示段相对应。要求： （1）请写出完整的输入输出译码表（5 分）8 分）Top-Down 设计方法中逻辑综合的作用是什么？ 【参考答案】 ：
电子科技大学智慧树知到“计算机科学与技术”《数字逻辑设计及应用》网课测试题答案5
电子科技大学智慧树知到“计算机科学与技术”《数字逻辑设计及应用》网课测试题答案（图片大小可自由调整）第1卷一.综合考核(共15题)1.某门电路对正逻辑而言是与非门，对负逻辑而言则是或非门。
()A.错误B.正确2.组合逻辑电路输出与输入的关系可用()描述A、真值表B、状态表C、状态图D、以上均不正确3.L=AB+C的对偶式为：()。
A.A+BCB.(A+B)CC.A+B+CD.ABC4.移位寄存器T1194工作在并行数据输入方式时，MAMB取值为()A、00B、01C、10D、115.和十六进制数5A.5等值的二进制数是()A、1010010.0101B、1011010.101C、1011010.0101D、1010101.01016.n级触发器构成的计数器最多可计2n个数。
() A、错误B、正确7.若AB=AC，一定是B=C。
()A、错误B、正确8.脉冲异步时序逻辑电路的输入信号可以是()A、模拟信号B、电平信号C、脉冲信号D、以上都不正确9.若AB+AC=1，则一定是A=1。
()A、错误B、正确10.用ROM实现四位二进制码到四位循环码的转换，要求存储器的容量为()。
A、8B、16C、32D、6411.下列电路中，是组合电路的是()。
A、串行数据检测器B、数据选择器C、环形计数器D、移位寄存器12.下列电路中能够把串行数据变成并行数据的电路应该是()。
A.JK触发器B.3/8线译码器C.移位寄存器D.十进制计数器13.CMOS电路的电源电压只能使用+5V。
()A.错误B.正确14.和十六进制数5A.5等值的二进制数是()。
A.1010010.0101B.1011010.101C.1011010.0101D.1010101.010115.下列电路中，是时序电路的是()。
A.二进制译码器B.移位寄存器C.数值比较器D.编码器第2卷一.综合考核(共15题)1.n级触发器构成的环形计数器，计数模是()A、nB、2nC、2n-1D、2n+12.T触发器中，当T=1时，触发器实现()功能A、置1B、置0C、计数D、保持3.移位寄存器可以用作数据的串/并变换。
《数字逻辑》期末考试A卷参考答案
《数字逻辑》期末考试 A 卷参考答案
一、判断题：下面描述正确的打‘√’，错误的打‘×’ （每小题1 分，共 10 分）
1、为了表示 104 个信息，需 7位二进制编码 [√ ]
2、 BCD码能表示0 至 15 之间的任意整数[× ]
3、余 3码是有权码[× ]
4、 2421 码是无权码 [ × ]
5、二值数字逻辑中变量只能取值0 和 1，且表示数的大小 [ × ]
6、计算机主机与鼠标是并行通信[× ]
7、计算机主机与键盘是串行通信[√ ]
8、占空比等于脉冲宽度除于周期[√ ]
9、上升时间和下降时间越长，器件速度越慢
10、卡诺图可用来化简任意个变量的逻辑表达式[√]
[×]
二、写出图中电路的逻辑函数表达式。
（每小题 5 分，共10 分）
1、 F=A B
2、 F=AB CD
三、选择题：（多选题，多选或少选不得分，每小题 2 分，共 20 分）。
294989$x89286426$2005“数字逻辑”试题(期末中文A)
………密………封………线………以………内………答………题………无………效……电子科技大学二零零七年至二零零八学年第一学期期末一、填空题 （每题1.5分，共15分）1、已知74LS 系列的V OL max = 0.5 V , V OH min = 2.7 V, V IL max = 0.8 V, V IH min = 2.0 V , 则直流噪声容限是（ ）。
2、若EPROM 的容量为512K 字×8位，则地址码应取（ ）位。
3、b n⨯2 EPROM 可视为存储一个（ ）输入（ ）输出的真值表。
4、CMOS 门电路中，NMOS 的串联可实现（ ）操作，NMOS 的并联可实现（ ）操作。
5、已知带符号二进制反码为 ( 001101) 2 , 问 对应的8-bit 的补码为 ( ) 2.6、DAC 的功能是将输入的（ ）成正比地转换成（ ）输出。
7、CMOS 或非门的未用输入端应连接到（ ）电平上。
二、判断题 （每题1分，共5分）1、 （ ）仅由与非门构成的电路是组合逻辑电路。
2、 （ ）若)7,3,1(,,C B A F ∏=，则)7,3,1(,,'C B A F ∑= 3、 （ ）具有n 个输入、m 个输出、p 个触发器的状态机有pn +2个状态。
4、 （ ）1个“1”与1000个“0”的同或（异或非）运算，结果为“1”。
5、 （ ）若AC AB ≠，则C B ≠。
三、（1）将F 1函数进行卡诺图化简，并以或非/或非结构予以实现。
（5分）∑∑+=），（），，，，，（98d 13127654m F 1………密………封………线………以………内………答………题………无………效……（2）将F 2函数进行卡诺图化简，并以与非/与非结构予以实现。
（5分）），，，，，，，（14121196431M F 2∏=四、现有下列真值表，其中A2、A1、A0是电路的输入， D1和D0是电路的输出。
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………密………封………线………以………内………答………题………无………效……
电子科技大学二零零七至二零零八学年第二学期期末考试
数字逻辑设计及应用课程考试题 英文A 卷 （120分钟） 考试形式：闭卷 考试日期 2008年7月 8 日
课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末 60 分
一. 将您的答案填入 “[ ]”中 （2’ X 10）
1. [27]10= [ ]GRAY ( 假设字长为5_bit )。
2. 如果 [X]10 = +101，那么 [X]原 = [ ]2，[-X]补=[ ]2( 假设字长为8_bit )。
3. 计数器 74X163 处于状态 ‘1111’, 但 RCO 输出为 ‘0’ 。
这是使能信号 [ ] 为 ‘0’导致的。
4. 采用最简编码方案对n 个状态进行编码赋值，至少需要 [ ]位状态变量。
5. 某数 A 、B 的补码表达分别为 [ A ]补=11111001和 [ B]补=11010101 , 请求出[A+B]的补码表达[ A+B ]补及[-A+B]的补码表达[-A+B]补，并判断他们是否溢出。
.
[ A+B ]补=[ ], 溢出[ YES/NO]； [-A+B ]补t =[ ], 溢出[ YES/NO] 6. 若JK 触发器的输入为J= K ，则该触发器实现的功能是Q*=[ ]。
若要求使用 D 触发器实现 JK 触发器的功能，则D 触发器的输入端D=[ ]。
7. 希望 JK 触发器输出状态从1 变到 0, 要求在JK 触发器的J,K 输入端输入 ( J , k ) =[ ]
二. 组合电路分析: [10]
1．写出函数 BC BC A AB F ++=''对应的真值表。
[3]
………密………封………线………以………内………答………题………无………效……
2．求函数F(X1,X2,X3,X4) = (3,5,6,7,9,10,11,12,13,14,15)对应的反函数F’的最小项列表表达式。
[3] 3．完成下示电路对应的波形图(假设每个逻辑门的传递延时为Δ) [4]
………密………封………线………以………内………答………题………无………效……
三.使用一片74X138 和一个8输入与非门完成组合逻辑函数F(A,B,C,D,E) = ABCDE（1,3,5,7,19,21,23）的实现。
[10 ]
四. 设计一个带有4个输入(Y3Y2Y1Y0)和4个输出(B3B2B1B0)的组合逻辑电路。
该电路能实现输入BCD余3码输出BCD 8421码的功能。
仅要求导出输出逻辑函数表达式。
[10 ]
………密………封………线………以………内………答………题………无………效……
五. 时钟同步状态机设计[ 15 ]
1. 使用D 触发器设计一时钟同步状态机，状态机有两个状态变量Q1 Q2,。
状态机的状态/输出表和状态赋值表均显示如下。
请写出转换/输出表和激励/输出表。
[7]
state/output table ： state assignment ：
S X 0 1 A B ，0 C ，1 B C ，0 A ，0 C D ，0 D ，0 D A ，1 B ，0
S*，Z
2. 一使用D 触发器设计的时钟同步状态机的激励/输出表如下所示。
请导出对应的激励方程和输出方程。
[8]
S Q1 Q2 A 0 0 B 0 1 C
1 0 D 1 1
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六.时钟同步状态机分析[ 15 ]
1. 一时钟同步状态机显示如下。
试求该状态机的激励方程、输出方程、转移方程，并画出转移/输出表。
[10]
2. 一时钟同步状态机的转移方程和输出方程如下。
时钟信号CP、输入信号A如图所示，状态机的起始状态为：Q1,Q0=00，所有的触发器都是时钟上升沿有效。
请根据给出的转移方程、输出方程和条件完成输出信号Y的波形。
[7]
转移方程：
Q0*=Q0A’+Q1’A
Q1*=Q1A’+Q1’Q0A+Q1Q0’A
输出方程:
Y=Q1’Q0
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七．设计一具有一个输入X和一个输出Z 的时钟同步状态机。
当且仅当输入信号X 输入1 的数目是3的整倍数时，输出信号Z 取1，其它时候Z 取0。
状态机采用D触发器设计并要求具有自校正功能（最小风险设计）。
本题仅要求写出状态/输出表。
[10]
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八.74X163 是一个具有同步置数、同步清零功能的4-bit 同步二进制计数器，其基本功能表如下所示。
请使用一片74X163 和少量必要的逻辑门设计完成一模13的计数器，计数顺序为1, 2, 3, 5, 6, 7, 8, 9, 10, 11, 12, 13, 15, 1, 2, 3, 5…. 。
完成该设计任务，并画出电路图。
[10]。