微纳电子器件3-1(总第九次课)

微纳电子器件
陈 军
课程内容简介
• 微纳电子器件发展
1. 2. 3. MEMS/NEMS器件 柔性微纳电子器件 真空微纳电子器件
1. 硅基CMOS器件 的发展 2. 小尺寸硅基 CMOS器件面临 的问题 3. 硅基纳米CMOS 器件技术 1. 碳纳米管和纳米线器件 2. 石墨烯纳米电子器件 3. 其它新型纳电子器件
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答 疑
• 动态功耗与短路功耗区别 • DRAM芯片面积为什么要增大？ • 冗余技术如何实现？
第三章 硅基纳米CMOS器件技术
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小尺寸MOS器件的物理效应
• 栅氧化层减薄的限制 • 短沟道效应（SCE） • DIBL效应与源漏穿通及次开启 • 热载流子效应（HCE） • 栅感应漏极漏电（GIDL） • 源漏区串联电阻的影响 • 迁移率的退化和漂移速度饱和 • 量子效应的影响 • 杂质随机分布的影响: discrete effects • 软失效 • ……………..
器件尺寸缩小造成的副效应分类
• 一类是灾难性的，即影响器件的功能和可靠性
• Heat death • 热载流子效应 • 软失效效应
• 一类是尺寸缩小并不能改善VLSI的性能，而是起 反作用
• 连线RC延迟 • 单个器件的性能下降
– 载流子速度饱和 – S/D的串联电阻
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Economics: factory cost also follows Moore’s law!
Limits
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如何解决器件缩小受到的限制？ 如何集成更多的器件？
解决方案
• 器件层面
– 新材料，新结构，新工艺
• 芯片系统层面
– MCM（多芯片组装） – 多核（Multicore MPU） – SiP（System in Package） – 3D-IC（三维集成）
• 相关问题：散热：微流体
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解决方案
• 器件层面
– 新材料，新结构，新工艺
• 芯片系统层面
– MCM（多芯片组装） – 多核（Multicore MPU） – SiP（System in Package） – 3D-IC（三维集成）
• 相关问题：散热：微流体
新材料与新结构举例
• 新材料
– new channel materials: strained Si, Si/SiGe heterostructures – new gate insulators: high-K dielectric, such as HfO – new gate conductors: metal gate, such as fully silicided gate（FUSI）
• 新器件结构
– SOI, double gate, trigate （FInFET、nanowire）
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场效应晶体管技术和工艺的发展举例 (Intel)
从第二节起仔 细介绍
解决方案
• 器件层面
– 新材料，新结构，新工艺
• 芯片系统层面
– MCM（多芯片组装） – 多核（Multicore MPU） – SiP（System in Package） – 3D-IC（三维集成）
• 相关问题：散热（微流体）
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Nature 2016.2.11
本章内容
1、MOSFET的演变（历史） 2、亚微米、 深亚微米MOS器件（85’-） 3、新型MOS器件（00’-） 4、SiP与3D集成（10’-）
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1、MOSFET的演变（历史）
• 先了解发展的总体picture
70年代早期，金属栅极PMOS
•
From MIT课件
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1975，金属栅极NMOS
1980，CMOS with self-aligned poly-Si gate
Gate-first
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1985，Lightly-doped drain

MOSFET (LDD-MOSFET) Silicide(self-aligned silicide)

MOSFET

MOSFET with p-pocket or halo

implants

Sub-0.1 μm MOSFET

New device architecture: Silicon-on-

Insulator (SOI)

A

Figure 25.1.1 in: Shahidi, G.G., et al. “Partially-depleted SOI Technology for Digital Logic.” International Solid-State Circuits Conference, San Francisco, CA, Feb. 15-17, 1999. Digest of Technical Papers. New York, NY: Institute of Electrical and Electronics Engineers, 1999, pp. 426-427

New device architecture:

Dual-gate MOSFET

Figure 26&29 in Taur, Y., et al. "CMOS Scaling into the Nanometer Regime."

Proceedings of the IEEE 85, no. 4 (1997): 486-504

Intel’s current (public) view of

MOSFET scaling...

Chau, R., et.al. “Advanced CMOS Transistors in the Nanotechnology Era for High-Performance, Low-Power Logic Applications.” In Proceedings of the 7th International Conference on Solid-State and Integrated Circuit Technology. Beijing, China: IEEE Press, 2004, pp. 26-30.

Key conclusions

•MOSFET scaling has taken place in a harmonious way with