用SystemVerilog验证赛灵思 FPGA

定义测试激励 完全随机的向量能够锻炼DUT，
但通常并不会提供特别具有挑战性的向 量对其进行有针对性的测试。这里需要 的是有用的测试激励。我们建议先从最 简单的测试开始，即先检查设计的基本 功能。具体来说，我们的最初测试实例 就是在每个方向仅发送一个封包。发送 单个封包可以验证逻辑和物理层之间的 通信是正确的，并且测试平台本身也能 够正常运行。
SystemVerilog接口对内核信号进 行抽象，从而可以在测试平台和待测器 件（DUT）之间提供简单的连接。唯 一与内核接口通信的类是将事务转换为 向量的驱动器和将向量转换回事务监视 器。图1中用黑色实线表示基于向量的 接口。所有其它单元之间的连接都用灰 色虚线，代表基于事务的通信。在处理 向量流时，驱动器和监视器利用内建在 事务中的函数实现域和数据流之间的转 换，并且还使用比较（comparison）等 成员函数。
coverpoint din1_s; coverpoint din2_s; combos: cross din1_s, din2_s; endgroup
// overflow not allowed // on dout wire [WIDTH:0] tmp = din1 + din2; property p_dout_over;
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赛灵思中国通讯 31 期
信号增加对应的输入端口。
最后一步是编写封装（wrapper） 模块，用来将验证模块绑定到现有 RTL模块。 SystemVerilog的关键字绑 定和固有的按名字连接（connect-byname）能力使得创建封装模块非常简 单。请注意，SystemVerilog并不支持 参数的隐含连接，因此在这一级必须 明确地将其作为端口调用。分层引用 （Hierarchical references）允许访问子 模块中的信号和参数。
clk,
input
rst,
input [WIDT[WIDTH-1:0] din1,
input [WIDTH-1:0] din2)
// ensure all combinations // of din1/din2 "signs" wire din1_s = din1[WIDTH-1]; wire din2_s = din2[WIDTH-1]; covergroup sign_bits @(posedge clk)
@(posedge clk) tmp[WIDTH] == 1; endproperty ap_dout_over: assert property
(p_dout_over) else $error("dout overflowed!");
endmodule
图 2. 针对一个简单加法器的绑定（Binding ）嵌入式断言和覆盖实例。 在高层仿真时，还包括 “top_bind”做为仿真目标。
为了快速测试感兴趣的功能，我们 建立的测试实例仅包括部分受约束的随 机向量空间。例如，为测试逻辑内核发 送侧路的接口仲裁，我们利用fork/join 构造并行向发生器发出指令。在仿真过 程中，每个发生器同时或几乎同时在每 个逻辑发送接口生成事务。因为可以直 接仿真某一功能，而不需要约束求解器 通过随机仿真过程来覆盖，所以这在一 定程度上缩短了测试时间。
2008 年冬季刊
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专家园地
我们采用随机引擎自动创建包含不 同内容的合法封包，并以正确的时序将 其发送到内核。这样就可以保证无论是 任意次序的任意封包，还是活跃的内核 是哪种封包类型，我们对内核的测试都 是全面的。这种方法可以快速验证：内 核数据通道能够处理所有可能的封包组 合，而且内核控制能够应对任何可能发 生的情况。
随机生成和覆盖
强大的测试平台基础架构非常重 要，但如何没有实际应用于具体设计的 事务，其好处也体现不出来。传统的方 法是创建一个测试方案，编写覆盖所关 注功能的受控测试。不幸的是，高级验 证也需要测试方案。利用SystemVerilog 内建的随机约束功能可自动覆盖许多待 测功能。随机测试的一个好处是能够发 现设计人员没有注意到的隐藏测试点。 一旦发现这些新的测试点，就可以将其 添加到测试方案中，保证仿真环境测试 到这些点。
如图1所示，在事务序列的末端， 驱动器或监视器发送事务到记分板。记 分板包含DUT的参考模型，可以验证 DUT行为是否正如预期。参考模型还特 别检查内核是否能够正确完成接口间的 仲裁、构造恰当的封包并在需要时正确 地重新传输封包。
SRIO内核不仅在外部通信，而且
在所有顶级模块之间都采用逻辑链路接 口。一个通用监视器类的实例是检查一 个逻辑链路接口，目的是当问题在内核 中发生时就能够捕获它们，而不是等待 问题出现在外部接口。在设计中采用标 准接口可以尽早检测到电路中的潜在问 题，从而更快完成调试。立即纠正一个 错误可以避免从事件序列中进行反向追 溯。
GGeGenneeernareatrotaortror
LocalLink Monitor
LocalLink Monitor
LoDcDraiDvrlLievriirenvrker
Transmit to Core
Receive from Core
Logical Core
Transmit Receive
Buffer
当你自己要开发可便携并且强大的 新测试平台时，可以很容易地使用我们 在这个验证项目中用到的一些方法。本 文还会描述我们用于提高设计质量的一 些甚至不必对测试平台进行改动的方法 和功能覆盖技巧。
抽象测试平台开发 事务（transaction）帮助我们在
仿真过程中跟踪数据移动并控制事件。 SRIO验证基础架构中的一个事务类代 表RapidIO封包并且在每个域都包含成 员元素。我们还使用事务类来表示内核 中的其它事件和状态。例如，我们采用 一个调度类型来指出封包是否需要在链 路接口重新传输，使用另一个配置类来 表示主端口上的读写事务。
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赛灵思中国通讯 31 期
仅运行简单的“通过型测试”（is it alive?）然后将FPGA设计下载到板 上已经不能满足系统开发的需要了。由 于现代FPGA器件的复杂度不断提高， FPGA设计现在也需要与之前ASSP和 ASIC同样的全面功能验证。好消息是现 有的先进验证技术已经可以用于FPGA 开发，并帮助提高设计质量。
对每一RTL模块，我们都创建了包 含断言（assertion）和功能覆盖的嵌入 式验证模块。首先我们拷贝每一RTL模 块的端口说明，只不过要将输出端口修 改为输入端口。然后，我们为验证模块 增加所有需要访问的任何参数或本地参 数。最后，我们为希望检测的任何内部
RTL source code
module my_rtl
立即执行：断言和覆盖 SystemVerilog语言分为组件验证
和开发。绑定（binding）是用来将一 个模块连接到另一个模块的验证构造。
在不对RTL源文件进行任何修改的情况 下，它允许验证代码直接监视寄存器传 输级（RTL）可综合代码。
在不对测试平台进行大幅修改的情 况下，Binding构造支持增加更为先进的 验证特性。唯一需要做的就是创建一个 新的验证模块并将其“绑定”到您的代 码。这种白盒测试方法可立即识别缺陷 事件，并且决定应当发生的测试事件响 应。
一旦基本测试可以工作，我们再转 向随机测试。随机测试改变所有接口上 封包的内容和大小以及时序，这简单的 一个步骤可帮助我们进行更为彻底的测 试。然后，我们逐渐提高测试的复杂度 并内核进行全面的验证。因为更为高级 的测试已经覆盖了基本功能，随着测试 的深入，这种台阶式的方法还让我们逐 步关闭一些较为简单的测试项目并缩短 仿真周期。
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重新传输封包时，采用一个新智能缓冲 器实现事务自动重新排序和事务优先级 管理。对于这个特定的验证项目，工程 师采用了Mentor Graphics公司标准AVM 基础类别之上的SystemVerilog（利用 Mentor Graphics Questa工具仿真）来 验证新设计的Buffer LogiCORE与现有 Logical LogiCORE之间的交互作用，同 时保证符合RapidIO标准应用层。
#(.WIDTH (WIDTH)) my_rtl_bound
(.clk, .rst, .dout, .din1, .din2);
endmodule
Embedded assertions and coverage
module my_rtl_bind
#(parameter WIDTH = 8)
(input
if (rst) begin
dout <= #`TCQ 0;
end else begin
dout <= #`TCQ din1 + din2;
end
end
Bind verification to source
module top_bind #(parameter WIDTH = 8) ();
bind <your hierpath to inst name for my_rtl> my_rtl_bind
一旦回归测试开始运行，我们就 可以检查功能和代码覆盖数据。正如所 预期的一样，肯定还有一些覆盖空隙。 我们通过编写受控随机测试来覆盖随机 测试没有充分覆盖的区域。例如，我们 通过改变用户和链路接口上的数据限速 来仿真缓冲器全满和全空时的情况来增 加一个测试实例。当封闭覆盖间隙时， 采用受控随机测试激励的混合方法效率 是最高的。通过将随机向量集中在感 兴趣的地方，生成的测试激励向量会更 有用，并且可以维持随机测试带来的好 处。
#(parameter WIDTH = 8)
(input
clk,
input
rst,
output [WIDTH-1:0] dout,
input [WIDTH-1:0] din1,
input [WIDTH-1:0] din2)