存储器设计

•
减少延迟时间和功耗。
六
产生所需的控制信号
电路设计（9)
6.9 ATD控制器
（address-transition-detect ） 电路功能： 电路原理：
当地址信号有变动时 能产生一个控制信号 然后结合其它的控制信号 来对存储器进行读写
电路仿真如图
六
电路设计（10）
6.10 TOP 原理图
七
128X8静态存储器设计
微电子CIC设计实验
设计步骤
一 二 三 四 实验目的 设计规划 流片工艺 设计流程
五 六 七 八
电路设计 版图设计 版图验证 设计报告
一
1. 2. 3. 4.
实验目的
5. 6. 7. 8. Composer 电路输入 spectre 电路模拟 Virtouso 版图编辑 Diva 版图验证
1. 2. 3. 4. 5. 工作电压 5V 功耗 200 UW 温度 -40—125度 异步方式 应用于数据缓存
2.5 流片工艺
1. 6s06dpdm工艺 2. 6英寸硅片 3. 0.6微米Si栅Cmos 双阱双多晶双金属 4. 混合信号工艺 5. MPW多项目晶圆流片
2.6 模块布局布线
1. 模块 面积 1 x 0.5 mm 2. Pin 布局 3. 保护环 4. 布局 W/L 1/2
电路设计（6）
6.6 写控制器
写控制电路原理 两个传输门和两个反相器 Wdata为输入，B1和B0是输出。 N0和N2的数值相反。 Wcon为控制端 当Wcon=‘1’ 允许输入。 当Wcon=‘0’ 不允许输入。 2. 写控制波形
六
6.7 读控制
• 读控制电路
电路设计（7）
RD0为数据输入 Rcon控制端 out是数据输出端，带控制端的反相器。 输入的数据被反相输出。 当en1=‘1’、en0=‘0’时，器件允许输出。 当en1=‘0’、en0=‘1’时，器件不允许输出
四
工艺（4）
4.4 1. 工艺文件tech.tf 2. 显示配置文件 display.drf 3. 系统保留器件 PTAP等 4. 用户自定义器件 5. Spectre模型文件 .csc 1. 基本规则文件 drc.rul
五 设计流程
六
电路设计（1）
六
电路设计（1）
6.1 存储单元（storage cell） 1. 六管 双稳态 2. 当N1高电压（’1’）时，N0变 为低电压（’0’） 3. N0使B1端确保为高电压。 4. N3和N4开关晶体管当W是’0’ 时，两个晶体管被关闭，当W 为’1’时，两个晶体管打开， 对存储单元里面的数据进行读 写。 5. 结构适合低功耗，静态电流基 本上可以忽略 6. W/L( 开 关 NMOS)=W/L （ 反 相 器 PMOS）=2微米/0.6微米 7. W/L（反相器NMOS）=2.5微米 /0.6微米
六 电路设计（2）
6.2
16X8存储体 电路结构 16字节矩阵 16X8
六 电路设计（3）
6.3 128字节矩阵 8X16X8
六
6.4 3-8译码器
•
•
电路设计（4）
A2A1A0列地址译码器
用于A6A5A4A3行地址416译码器 逻辑 逻辑电路
• •
六
• •
电路设计（5）
6.5 4-16的译码器
四
4.3
1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13.
工艺（3）
图层的定义
N井（nwell） P井（pwell） p型的衬底 有源区（active）形成n/p型器件 高电阻层（H-res） 低剂量的注入 poly2形成多晶硅互连，多晶硅电阻以及顶层电容电级的形成 N+注入（n+ implant）形成n型的器件的源和漏 poly1多晶硅形成栅级、多晶硅互连 P+注入（p+ implant ）形成p型的器件的源和漏 Rom区（Romcode）在poly之前注入以形成rom区 接触孔（contact）用来做扩散与metal、poly1、poly2间互连 金属1（metal1）用来做互连使用(局部的互连 ) 金属2(metal2)用来做互连使用 通孔（via）metal1与 metal2间互连
TOP 布线1
七
版图设计（10）
TOP 布线2
七
版图设计（11）
TOP 布线3
2.3 工作原理
• CS=‘1’时对存储器进行读写。 • A0-A6准备好，SAE=1 EN=1 W=0 这时处 于读出状态，数据经过灵敏放大器放大， 再通过读控制器输出。 • SAE=0 EN=0 W=1 这时处于写入状态， 数据经IN7-IN0写入存储器 • 双向数据输入输出
2.4 芯片功能性能
•
仿真波形
六
• 电压灵敏放大器功能
电路设计（8）
6.8读出灵敏放大器
D1和D0的电压差为VDD的1/10， 在经过灵敏放大器之后，输出高 压（’1’）和低电压（’0’）
•
电压灵敏放大器原理
control为低电平：P7、P8、P9为导通、 N5则关。电路不工作（没有到地的路径） DATA端输出基本上保持在一个稳定的值上 当要输出的数据在D1和D0准备好的时候， control高电平,时P7， P8， P9都处于关闭状态，而N5则处开。 数据经放大后，经DATA端正相输出。
A3A4A5A6行地址译码 用两个3×8译码器级连来实现
当A6=0时,第一片3-8译码器工作 将高4位A6A5A4A3的地址码译成Y0~Y7 的八个低电平信号; 而当A6=1时,第二片3-8译码器工作 将高4位A6A5A4A3地址码译成Y8~Y15的 八个低电平信号
•
4-16译码器的数字波形
六
1.
存储单元PMOS
版图设计(1)
W/L 1.4/0.6 NMOS
W/L 2.5/0.6
七
版图设计（2）
存储体
七
版图设计（3）
3-8译码器
七
版图设计（4）
4-16的译码器
七
版图设计（5）
写控制器
七
版图设计（6）
读控制和读出灵敏放大器
七
版图设计（7）
ATD控制器
七
版图设计（8）
TOP布局
七 版图设计（9）
全定制芯片设计方法 SRAM模块的设计方法 熟悉csmc06umdpdm工艺 CIC 设计环境设置
二 设计规划
1. 2. 3. 4. 5. 设计方案 特点及功能 工作原理 芯片功能性能 实现工艺 6. 工艺库相关库设计库 7. 电路输入 8. 单元布局布线 9. 模块布局布线 10.TOP布局布线
Hale Waihona Puke Baidu
四 工艺(1）
4.1 工艺参数 1. 工作电压3v~5v。 2. 硅晶向为p《100》 3. 薄层电阻为 15~25Ω.cm 4. 13层掩模
四
工艺(2）
4.2 基本的设计规则 1. mos的沟道长度 0.6um 2. Pmos的沟道长度 0.6um 3. 接触孔 0.6*0.6um 4. 金属1宽为0.8um 5. Via的尺寸为0.7*0.7um 6. 金属2的宽长比为0.9:0.8um
2.1 设计方案
2.2 结构特点
1. 存储体容量128个字 每字8位 2. 16字节矩阵16X8 3. 一个3-8列译码器 8个 反相器 4. 一个4-16行译码器16 个反相器 5. 8个灵敏放大器和8个 读控制器 6. 8个写入控制器 7. I/O信号分成三组： 地址线（A0-A6）， 数据线（OUT7-OUT0, IN7-IN0） 8. 控制线（SEL EN W CS)