数字电路——2-4译码器设计

合集下载

数字电路应用之Verilog HDL语言常用经典程序例题(Quartus II软件)

数字电路应用之Verilog HDL语言程序经典例题（Quartus II软件编程）一：2线4线译码器：module tom(a,b,y);input a,b;output [3:0] y;wire na,nb;not (na,a);not (nb,b);and (y[0],na,nb);and (y[1],na,b);and (y[2],a,nb);and (y[3],a,b);endmodule二：三输入表决器：module add(a2,a1,a0,y);input a2,a1,a0;output y;assign y=((a1&a0)|(a2&a1)|(a2&a0));endmodule三：3线8线译码器：module fulladd(a2,a1,a0,y);input a2,a1,a0;output [7:0] y;assign y[0]= ~( ~a2 & ~a1 & ~a0); assign y[1]= ~( ~a2 & ~a1 & a0); assign y[2]= ~( ~a2 & a1 & ~a0); assign y[3]= ~( ~a2 & a1 & a0); assign y[4]= ~( a2 & ~a1 & ~a0); assign y[5]= ~( a2 & ~a1 & a0); assign y[6]= ~( a2 & a1 & ~a0); assign y[7]= ~( a2 & a1 & a0);endmodule四：BIN2BCD码制转换：module fulladd(y,d,e);input [6:0] y;output [3:0] d,e;assign d=y/10;assign e=y%10;endmodule五：4位比较器：module tom(y,x,d);input [3:0] y,x;output [2:0] d;assign d[2]=(x>y)?1:0;assign d[1]=(x==y)?1:0;assign d[0]=(x<y)?1:0;endmodule六：四位全加器：法一：（调用程序法）module fulladd4(sum,c_in,c_out,a,b); output [3:0] sum;output c_out;input [3:0] a,b;input c_in;wire c1,c2,c3;fulladd fa0(sum[0],c1,a[0],b[0],c_in); fulladd fa1(sum[1],c2,a[1],b[1],c1); fulladd fa2(sum[2],c3,a[2],b[2],c2); fulladd fa3(sum[3],c_out,a[3],b[3],c3); endmodule//程序调用module fulladd(sum, c_out, a, b, c_in); output sum, c_out;input a, b, c_in;wire s1, c1, c2;xor (s1, a, b);and (c1, a, b);xor (sum, s1, c_in);and (c2, s1, c_in);xor (c_out, c2, c1);endmodule法二：（通用法）module fulladd4(A,B,Cin,SUM,Cout); input [3:0] A,B;input Cin;output [3:0] SUM;output Cout;assign {Cout,SUM}=A+B+Cin; endmodule七：七段显示译码器：法一：module bbc(a,d,g);input [3:0] a;output [6:0] d;output [3:0] g;reg [6:0] d;assign g=4'b0001;always @(a)begincase(a)4'b0000 :d=7'b100_0000;4'b0001 :d=7'b111_1001;4'b0010 :d=7'b010_0100;4'b0011 :d=7'b011_0000;4'b0100 :d=7'b001_1001;4'b0101 :d=7'b001_0010;4'b0110 :d=7'b000_0010;4'b0111 :d=7'b111_1000;4'b1000 :d=7'b000_0000;4'b1001 :d=7'b001_0000;default :d=7'b000_0000;endcaseendendmodule法二：module bbc(a,d,g);input [3:0] a;output [6:0] d;output [3:0] g;reg [6:0] d;assign g=4'b0001;always @(a)beginif (a==4'b0000) d=7'b100_0000;else if (a==4'b0001) d=7'b111_1001;else if (a==4'b0010) d=7'b010_0100;else if (a==4'b0011) d=7'b011_0000;else if (a==4'b0100) d=7'b001_1001;else if (a==4'b0101) d=7'b001_0010;else if (a==4'b0110) d=7'b000_0010;else if (a==4'b0111) d=7'b111_1000;else if (a==4'b1000) d=7'b000_0000;else if (a==4'b1001) d=7'b001_0000;else d=7'b000_0000; endendmodule八：8—3优先编码器：法一：module qq (y,d,g);input [7:0] y;output [2:0] d;output [3:0] g;reg [2:0] d;assign g=4'b0001;always @ ybeginif (y[7]==1) d=3'b111;else if (y[6]==1) d=3'b110;else if (y[5]==1) d=3'b101;else if (y[4]==1) d=3'b100;else if (y[3]==1) d=3'b011;else if (y[2]==1) d=3'b010;else if (y[1]==1) d=3'b001;else if (y[0]==1) d=3'b000;endendmodule法二：module encoder(none_on,outcode,a, b, c, d, e, f, g, h); output[2:0] outcode;output none_on;input a, b, c, d, e, f, g, h;reg[3:0] outtemp;assign {none_on, outcode} = outtemp;always @(a or b or c or d or e or f or g or h)begincasex ({a, b, c, d, e, f, g, h})8'B????_???1 : outtemp=4'b0_111;8'B????_??10 : outtemp=4'b0_110;8'B????_?100 : outtemp=4'b0_101;8'B????_1000 : outtemp=4'b0_100;8'B???1_0000 : outtemp=4'b0_011;8'B??10_0000 : outtemp=4'b0_010;8'B?100_0000 : outtemp=4'b0_001;8'B1000_0000 : outtemp=4'b0_000;8'B0000_0000 : outtemp=4'b1_000;endcaseendendmodule九：计数器：module bbc(clk,set,reset,d,y);input set,reset,clk;input [3:0] d;output [7:0] y;reg [7:0] y;always@(posedge clk or negedge reset or posedge set) if(~reset) y<=8'b0;else if (set) y[3:0]<=d[3:0];else y<=y+1'b1;endmodule十：移位寄存器：module asd (clk,set,reset,d,y,cin);input clk,set,reset,cin;input [3:0] d;output [7:0] y;reg [7:0] y;always@(posedge clk)beginif(~reset) y=0;else if(set)beginy[7:4]=y[3:0] ;y[3:0]=d[3:0];endelsebeginy=y<<1;y[0]=cin;endendendmodule十一：4位乘法：法一：module bbc(y,a,b);input [3:0] a;input [3:0] b;output [7:0] y;reg [7:0] y;reg[7:0] temp_a;reg[3:0] temp_b;integer i;always @(a or b)beginy=0;temp_a=a;temp_b=b;beginfor(i=0;i<=3;i=i+1)beginif(temp_b[0]) y=y+temp_a;temp_a=temp_a<<1;temp_b=temp_b>>1;endendendendmodule法二：module qq(outcome,a,b);output [8:1] outcome;input [4:1] a,b;reg [8:1] outcome;integer i;always@(a or b)beginoutcome=0;for(i=1;i<=4;i=i+1)if (b[1]) outcome=outcome + (a<<(i-1)); endendmodule十二：数码管跑马灯：module asd(cr,clk,a,b,c,d,e,f,g);input cr,clk;output a,b,c,d,e,f,g;reg a,b,c,d,e,f,g;integer i=0;always @ (posedge clk or negedge cr)beginif(~cr)begin{a,b,c,d,e,f,g}=7'b111_1111;i=0;endelse if(clk)begini=i+1;if(i==1) {a,b,c,d,e,f,g}=7'b011_1111;if(i==2) {a,b,c,d,e,f,g}=7'b101_1111;if(i==3) {a,b,c,d,e,f,g}=7'b110_1111;if(i==4) {a,b,c,d,e,f,g}=7'b111_0111;if(i==5) {a,b,c,d,e,f,g}=7'b111_1011;if(i==6) {a,b,c,d,e,f,g}=7'b111_1101;if(i==7) {a,b,c,d,e,f,g}=7'b111_1110;if(i==8) {a,b,c,d,e,f,g}=7'b000_0000;if(i==9)begin{a,b,c,d,e,f,g}=7'b111_1111;i=0;endendendendmodule十三：LED跑马灯：module add(cr,clk,y);input cr,clk;output [7:0] y;reg [7:0] y;integer i;always@(posedge clk or negedge cr) beginif(~cr)beginy=0;i=-1;endelse if (clk)begini=i+1;y=0;y[i]=1;beginif(i==7)i=-1;endendendendmodule。

实验三-数据选择器译码器全加器

实验三：数据选择器和译码器应用1. 能力培养目标● 理解数据选择器和译码器的逻辑功能● 运用数据选择器和译码器的逻辑关系设计实际应用2. 项目任务要求（1）测试4选1数据选择器的逻辑功能，通过示波器观测每种组合下数据选择器的输出波形（2）测试2-4线译码器的逻辑功能（3）将2-4线译码器扩展组成3-8线译码器，利用两个2-4线译码器扩展组成3-8线译码器（4）利用2-4线译码器设计并实现组合逻辑电路B A F ⊕=【选做】3. 项目分析（1）数据选择器及主流芯片数据选择器是一种多输入、单输出的组合逻辑电路，其应用主要包括通过级联进行通道扩展数据输入端的个数；或者配合门电路实现逻辑函数，组成函数发生器。

数据选择器中常见的芯片有双4选1数据选择器74LS153芯片。

74LS153中的引脚G 用于控制输出。

当G 为高电平时，禁止输出，引脚Y 输出为低电平；当G 为低电平时，允许输出，由数据选择端B 、A 决定C 0、C 1、C 2、C 3中的哪个数据送往数据输出端Y 。

14131211109161234567双4选1数据选择器 74LS153Vcc2GA2C 32C 22C 12C 01Y1GB1C 31C 21C 11C 01582YGND图2-3-1 74LS153引脚结构图表2-3-1 4选1数据选择器真值表选择输入数据输入选通输出 B A C 0 C 1 C 2 C 3 G Y X X X X X X H L L L L X X X L L L L H X X X L H L H X L X X L L L H X H X X L H H L X X L X L L H L X X H X L H H H X X X L L L H HX X X HLH（2）译码器及主流芯片译码器中常见的芯片有双2-4线译码器74LS139，其引脚结构图和真值表分别如下：14131211109161234567双2-4线译码器 74LS139Vcc2G2A2B2Y 02Y 12Y 21Y 31G1A1B1Y 01Y 11Y 21582Y 3GND图2-3-2 74LS139引脚结构图表2-3-2 2-4线译码器真值表输入端输出端允许G选择B AY 0（____________________0BA G Y =） Y 1（_________________1B A G Y =） Y 2（_________________2B A G Y =）Y 3（______________3B A G Y =）H X X H H H H L L L L H H H L L H H L H H L H L H H L H LH HH H H L在74LS139中，引脚G 用于控制输出。

数字电路实验二--译码器实验报告深圳大学--郭治民

深圳大学实验报告实验课程名称：数字电路与逻辑设计实验项目名称：译码器学院：计算机与软件学院专业：计算机科学与技术报告人：郭治民学号： 2011150117 班级： 3 同组人：姜峰指导教师：李琰实验时间： 2012-10-23实验报告提交时间： 2012-11-05教务处制实验报告包含内容一、实验目的与要求1．了解和正确使用MSI组合逻辑部件；2．掌握一般组合逻辑电路的特点及分析、设计方法；3. 学会对所设计的电路进行静态功能测试的方法；4. 观察组合逻辑电路的竞争冒险现象。

二、实验说明译码器是组合逻辑电路的一部分。

所谓译码就是不代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。

译码器分成三类：1．二进制译码器：把二进制代码的各种状态，按照其原意翻译成对应输出信号的电路。

如中规模2线—4线译码器74LS139，3线—8线译码器74LS138等。

2.二—十进制译码器：把输入BCC码的十个代码译成十个高、低电平信号。

3．字符显示译码器：把数字、文字和符号的二进制编码翻译成人们习惯的形式并直观地显示出来的电路，如共阴极数码管译码驱动的74LS48（74LS248），共阳极数码管译码驱动的74LS49（74LS249）等。

3、实验设备1． RXB-1B数字电路实验箱2．器件74LS00 四2输入与非门74LS20 双4输入与非门74LS138 3线—8线译码器四、任务与步骤任务一：测试3线—8线译码器74LS138逻辑功能将一片3线—8线译码器74LS138插入RXB-1B数字电路实验箱的IC空插座中，按图3-15接线。

A0、A1、A2、STA、STB、STC端是输入端，分别接至数字电路实验箱的任意6个电平开关。

Y7、Y6、Y5、Y4、Y3、Y2、Y1、Y0输出端，分别接至数字电路实验箱的电平显示器的任意8个发光二极管的插孔8号引脚地接至RXB—IB型数字电路实验箱的电源“”，16号引脚+5V接至RXB-1B数字电路实验箱的电源“+5V”。

数字电路__2_4译码器的设计

目录1 绪论 (1)1.1设计背景 (1)2 电路分析 (2)2.1 2-4功能分析 (2)2.2 2-4译码器逻辑图 (3)3 系统建模与仿真 (4)3.1 建模 (4)3.2 仿真波形 (5)4 仿真结果分析 (7)5 小结与体会 (8)参考文献 (9)1 绪论1.1设计背景在数字系统中，经常需要将一中代码转换为另一种代码，以满足特定的需求，完成这种功能的电路称为码转化电路。

译码器就属于其中一种。

而译码就是编码的逆过程，它的功能是将具有特定含义的二进制码转换成对应的有效输出信号，具有译码功能的的逻辑电路称为译码器。

而2-4译码器是唯一地址译码器，是将一系列的代码转换成与之一一对应有效的信号。

常用于计算机中对存储单元地址的译码，因此，设计2-4译码器具有很强的现实意义。

1.2 matlab简介MATLAB是由美国mathworks公司发布的主要面对科学计算、可视化以及交互式程序设计的高科技计算环境。

它将数值分析、矩阵计算、科学数据可视化以及非线性动态系统的建模和仿真等诸多强大功能集成在一个易于使用的视窗环境中，为科学研究、工程设计以及必须进行有效数值计算的众多科学领域提供了一种全面的解决方案，并在很大程度上摆脱了传统非交互式程序设计语言（如C、Fortran）的编辑模式，代表了当今国际科学计算软件的先进水平。

它主要由MATLAB和Simulin k两大部分组成。

本设计主要采用simulink进行设计与仿真。

Simulink是MATLAB最重要的组件之一，它提供一个动态系统建模、仿真和综合分析的集成环境。

在该环境中，无需大量书写程序，而只需要通过简单直观的鼠标操作，就可构造出复杂的系统。

Simulink具有适应面广、结构和流程清晰及仿真精细、贴近实际、效率高、灵活等优点，并基于以上优点Simulink已被广泛应用于控制理论和数字信号处理的复杂仿真和设计。

同时有大量的第三方软件和硬件可应用于或被要求应用于Simulink。

数字电路——2-4译码器设计

译码器就属于其中一种。

而译码就是编码的逆过程，它的功能是将具有特定含义的二进制码转换成对应的有效输出信号，具有译码功能的的逻辑电路称为译码器。

而2-4译码器是唯一地址译码器，是将一系列的代码转换成与之一一对应有效的信号。

常用于计算机中对存储单元地址的译码，因此，设计2-4译码器具有很强的现实意义。

1.2 matlab简介MATLAB是由美国mathworks公司发布的主要面对科学计算、可视化以及交互式程序设计的高科技计算环境。

它主要由MATLAB和Simulink两大部分组成。

本设计主要采用simulink进行设计与仿真。

Simulink是MATLAB最重要的组件之一，它提供一个动态系统建模、仿真和综合分析的集成环境。

在该环境中，无需大量书写程序，而只需要通过简单直观的鼠标操作，就可构造出复杂的系统。

同时有大量的第三方软件和硬件可应用于或被要求应用于Simulink。

数字电路实验三编码器与译码器

要求：同时实现Z、F1、F2的输出。
13
任务四：任务四：数据分配器
图3-2是一个1—８线数据分配器，输入的数字信号接使能端Ｇ２，另一使能端Ｇ１接高电平，则输入的数字信号便可由译码器分配到不同的输出端去,地址选择端Ｃ、Ｂ、Ａ接逻辑电平开关，数据输入用低频连续脉冲，输出接指示灯，改变选择端数值，观察现象并将结果填入表3-3中
2、掌握编码器和译码器的工作原理和设计方法。
2
二实验器件
(前面实验已经介绍过的器件前面实验已经介绍过的器件) 前面实验已经介绍过的器件 74LS20 双4输入与非门 74LS04 六反相器 74LS32 四2输入或门
3
新器件介绍 :
74LS138 3—8线译码器
其中： Y0—Y7 为译码输出，A、B、C 为地址选择器，使能端 G1高电平有效，G2A、 G2B低电平有效
14数据分配器图32是一个18线数据分配器输入的数字信号接使能端g2另一使能端g1接高电平则输入的数字信号便可由译码器分配到不同的输出端去地址选择端cba接逻辑电平开关数据输入用低频连续脉冲输出接指示灯改变选择端数值观察现象并将结果填入表33中1516
实验三编码器与译码器
1
一、实验目的
1、学习中规模集成编码器和译码器的工作能表：
5
三、实验原理与任务
编码器、译码器的定义：（1）编码器用文字、符号或数码表示特定对象的过程称为编码。在数字电路中用二进制代码表示有关的信号称为二进制编码。实现编码实现编码操作的电路就是编码器。操作的电路就是编码器。
6
（2）译码器译码是编码的逆过程，它将代码的原意 “译成” 相应的状态信息。实现译码功实现译码功能的电路称为译码器。能的电路称为译码器。

实验四编码器,译码器,数码管(定稿)

实验四编码器、译码器、数码管一、实验目的1．掌握编码器、译码器和七段数码管的工作原理和特点。

2．熟悉常用编码器、译码器、七段数码管的逻辑功能和他们的典型应用。

3. 熟悉“数字拨码器”（即“拨码开关”）的使用。

二、实验器材1. 数字实验箱 1台2. 集成电路：74LS139、 74LS248、 74LS145、 74LS147、 74LS148 各1片74LS138 2片3. 电阻： 200Ω 14个4. 七段显示数码管：LTS—547RF 1个三、预习要求1．复习编码器、译码器和七段数码管的工作原理和设计方法。

2. 熟悉实验中所用编码器、译码器、七段数码管集成电路的管脚排列和逻辑功能。

3. 画好实验用逻辑表。

四、实验原理和电路按照逻辑功能的不同特点，常把数字电路分成两大类：一类叫做组合逻辑电路，另一类叫做时序逻辑电路。

组合逻辑电路在任何时刻其输出信号的稳态值，仅决定于该时刻各个输人端信号的取值组合。

在这种电路中，输入信号作用以前电路的状态对输出信号无影响。

通常，组合逻辑电路由门电路组成。

（一）组合逻辑电路的分析方法：a．根据逻辑图，逐级写出函数表达式。

b．进行化简：用公式法或图形法进行化简、归纳。

必要时，画出真值表分析逻辑功能。

（二）组合逻辑电路的设计方法：从给定逻辑要求出发，求出逻辑图。

一般分以下四步进行。

a．分析要求：将问题分析清楚，理清哪些是输入变量，哪些是输出函数。

进行逻辑变量定义（即定义字母A、B、C、D ……所代表的具体事物）。

b. 根据要求的输入、输出关系，列出真值表。

c. 进行化简：变量比较少时，用图形法；变量多时，可用公式法化简。

化简后，得出逻辑式。

d. 画逻辑图：按逻辑式画出逻辑图。

进行上述四步工作，设计已基本完成，但还需选择元件——数字集成电路，进行实验论证。

值得注意的是，这些步骤的顺序并不是固定不变的，实际设计时，应根据具体情况和问题难易程度进行取舍。

（三）常用组合逻辑电路：1．编码器编码器是一种常用的组合逻辑电路，用于实现编码操作。

数字电路——2-4译码器设计

-------------------------------------------------------------------------------目录1 绪论 (1)1.1设计背景 (1)2 电路分析 (2)2.1 2-4功能分析 (2)2.2 2-4译码器逻辑图 (3)3 系统建模与仿真 (4)3.1 建模 (4)3.2 仿真波形 (5)4 仿真结果分析 (8)5 小结与体会 (9)参考文献 (10)1 绪论1.1设计背景在数字系统中，经常需要将一中代码转换为另一种代码，以满足特定的需求，完成这种功能的电路称为码转化电路。

译码器就属于其中一种。

而译码就是编码的逆过程，它的功能是将具有特定含义的二进制码转换成对应的有效输出信号，具有译码功能的的逻辑电路称为译码器。

而2-4译码器是唯一地址译码器，是将一系列的代码转换成与之一一对应有效的信号。

常用于计算机中对存储单元地址的译码，因此，设计2-4译码器具有很强的现实意义。

1.2 matlab简介MATLAB是由美国mathworks公司发布的主要面对科学计算、可视化以及交互式程序设计的高科技计算环境。

它主要由MATLAB和Simulin k两大部分组成。

本设计主要采用simulink进行设计与仿真。

Simulink是MATLAB最重要的组件之一，它提供一个动态系统建模、仿真和综合分析的集成环境。

在该环境中，无需大量书写程序，而只需要通过简单直观的鼠标操作，就可构造出复杂的系统。

含两个2-4译码器的74HC139芯片版图

集成电路课程设计1. 目的与任务本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。

2. 设计题目与要求2.1设计题目及其性能指标要求器件名称：含两个2-4译码器的74HC139芯片要求电路性能指标：（1）可驱动10个LSTTL 电路（相当于15pF 电容负载）；（2）输出高电平时，|I OH |≤20μA ，V OH ，min =4.4V ；（3）输出底电平时，|I OL |≤4mA ，V OL ，man =0.4V ；（4）输出级充放电时间t r =t f ，t pd ＜25ns ；（5）工作电源5V ，常温工作，工作频率f work =30MHz ，总功耗P max ＝150mW 。

2.2设计要求1. 独立完成设计74HC139芯片的全过程；2. 设计时使用的工艺及设计规则： MOSIS:mhp_n12；3. 根据所用的工艺，选取合理的模型库；4. 选用以lambda(λ)为单位的设计规则；5. 全手工、层次化设计版图；6. 达到指导书提出的设计指标要求。

3. 设计方法与计算 3.1 74HC139芯片简介74HC139是包含两个2线-4线译码器的高速CMOS 数字电路集成芯片，能与TTL 集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示：图1 74HC139芯片管脚图表1 74HC139真值表计时只需分析其中一个2—4译码器即可，从真值表我们可以得出Cs 为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。

A1、A0为输入端，Y0-Y3为输出端，而且是低电平有效。

2—4译码器的逻辑表达式，如下所示：01010A A C A A C Y s s ⋅⋅=++= 01011A A C A A C Y s s ⋅⋅=++=01012A A C A A C Y s s ⋅⋅=++= 01013A A C A A C Y s s ⋅⋅=++=74HC139的逻辑图如图2所示：图2 74HC139逻辑图3.2 电路设计本次设计采用的是m12_20的模型库参数进行各级电路的尺寸计算，其参数如下： NMOS: εox =3.9×8.85×10﹣12F/m μn =605.312×10﹣4㎡/Vst ox =395×10﹣10m V tn =0.81056V PMOS: εox =3.9×8.85×10﹣12F/m μp =219×10﹣4㎡/Vst ox =395×10﹣10m V tp =﹣0.971428V 3.2.1 输出级电路设计根据要求输出级电路等效电路图如图3所示，输入Vi 为前一级的输出，可认为是理想的输出，即V IL =Vss, V IH =V DD 。

实验三组合逻辑电路二

c
d
h
共阳极 COM
数码管内部结构和外管脚排列
e d COM c h
四.实验内容
1. 测试双2-4线译码器74LS139和3-8线译码器74LS138的逻辑功能：
（1） 74LS139的 G 、A1、A0分别由逻辑开关控制，Y 0 ~ Y 3 接 LED发光二极
管显示输出状态，以此测试 74LS139 的逻辑功能，自行列表记录实验结果
要求：写出设计过程，画出设计电路，测试逻辑功能，并自行列表记录实验结果。
实验三
五.实验预习
组合逻辑电路二
预习： (1)复习译码器/数据分配器的工作原理和特点。
(2)复习译码器/数据分配器的应用方法。
(3)复习译码器的扩展使用及设计方法。
实验三
六.实格和分析实验数据。 2.总结用集成电路进行各种扩展应用的方法。 3.比较使用门电路组成组合电路和应用专用集成电路各有什么优缺点。
实验三组合逻辑电路二
三. 实验原理
1、二进制译码器
如：2-4线译码器74LS139、 3-8线译码器74LS138 和 4-16线译码器74LS154。
若有 n 个输入变量，则有 2n 个输出端。
每一个输出函数对应于 2n 个输入变量的最小项。
（1）3-8线译码器74LS138
16
1 A 0 V cc 2 A1 3 A2
0 0 1
74LS248 外引脚图
七段共阴译码器 74LS248 功能表
实验三组合逻辑电路二
数码管按照内部发光二极管公共端的连接方法不同，分为共阴数码管和共阳数码管，前者输入高电平时亮，后者输入低电平时亮
ab cd e fgh
g f COM a b

中山大学数电实验四译码显示电路

数电实验四译码显示电路预习报告1、复习有关译码显示原理。

（1）数码显示译码器①七段发光二极管（LED）数码管LED数码管是目前最常用的数字显示器，本实验采用共阴管电路，其电路图和引脚图分别如下所示：一个LED数码管可用来显示一位0—9十进制数和一个小数点。

小型数码管（0.5寸和0.36寸）每段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为2—2.5V，每个发光二极管的点亮电流在5—10mA.LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。

②BCD码七段译码驱动器本实验采用74LS48 BCD码锁存/ 七段译码/ 驱动器，驱动共阴极LED 数码管。

下图为74LS48引脚排列，其中：A、B、C、D—BCD码输入端。

a、b、c、d、e、f、g—译码输出端，输出“1”有效，用来驱动共阴极LED数码管。

__ __LT —灯测试输入端，LT = “0”时，译码输出全为“1”.____ ____RBI —灭零输入端，RBI = “0”时，不显示多余的零。

_______BI/RBO —作为输入使用时，灭灯输入控制端；作为输出端使用时，灭零输出端。

（2）扫描式显示对多位数字显示采用扫描式显示可以节电，这一点在某些场合很重要。

对于某些系统输出的数据，应用扫描式译码显示，可使电路大为简化。

有些系统，比如计算机，某些A/D转换器，是以这样的形式输出数据的：由选通信号控制多路开关，先后送出（由高位到低位或由低位到高位）一位十进制的BCD码，如下图所示：图中的Ds称为选通信号，并假定系统按先高位后低位的顺序送出数据，当Ds1为高电平时送出千位数，Ds2为高电平时送出百位数，依此类推。

一般Ds的高电平相邻之间有一定的间隔，选通信号可用节拍发生器产生。

扫描显示时，要求扫描频率要够高，利用视觉暂留效应就可以看到所有位都稳定地亮着。

数字电路——2-4译码器设计说明

目录1 绪论 (1)1.1设计背景 (1)2 电路分析 (2)2.1 2-4功能分析 (2)2.2 2-4译码器逻辑图 (3)3 系统建模与仿真 (4)3.1 建模 (4)3.2 仿真波形 (5)4 仿真结果分析 (8)5 小结与体会 (9)参考文献 (10)1 绪论1.1设计背景在数字系统中，经常需要将一中代码转换为另一种代码，以满足特定的需求，完成这种功能的电路称为码转化电路。

译码器就属于其中一种。

而译码就是编码的逆过程，它的功能是将具有特定含义的二进制码转换成对应的有效输出信号，具有译码功能的的逻辑电路称为译码器。

而2-4译码器是唯一地址译码器，是将一系列的代码转换成与之一一对应有效的信号。

常用于计算机中对存储单元地址的译码，因此，设计2-4译码器具有很强的现实意义。

1.2 matlab简介MATLAB是由美国mathworks公司发布的主要面对科学计算、可视化以及交互式程序设计的高科技计算环境。

它主要由MATLAB和Simulink两大部分组成。

本设计主要采用simulink进行设计与仿真。

Simulink是MATLAB最重要的组件之一，它提供一个动态系统建模、仿真和综合分析的集成环境。

在该环境中，无需大量书写程序，而只需要通过简单直观的鼠标操作，就可构造出复杂的系统。

同时有大量的第三方软件和硬件可应用于或被要求应用于Simulink。

含两个2-4译码器的74HC139芯片版图

含两个2-4译码器的74HC139芯⽚版图集成电路课程设计1. ⽬的与任务本课程设计是《集成电路分析与设计基础》的实践课程，其主要⽬的是使学⽣在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运⽤已掌握的知识，利⽤相关软件，初步熟悉和掌握集成电路芯⽚系统设计→电路设计及模拟→版图设计→版图验证等正向设计⽅法。

2. 设计题⽬与要求2.1设计题⽬及其性能指标要求器件名称：含两个2-4译码器的74HC139芯⽚要求电路性能指标：（1）可驱动10个LSTTL 电路（相当于15pF 电容负载）；（2）输出⾼电平时，|I OH |≤20µA ，V OH ，min =4.4V ；（3）输出底电平时，|I OL |≤4mA ，V OL ，man =0.4V ；（4）输出级充放电时间t r =t f ，t pd ＜25ns ；（5）⼯作电源5V ，常温⼯作，⼯作频率f work =30MHz ，总功耗P max ＝150mW 。

2.2设计要求1. 独⽴完成设计74HC139芯⽚的全过程；2. 设计时使⽤的⼯艺及设计规则： MOSIS:mhp_n12；3. 根据所⽤的⼯艺，选取合理的模型库；4. 选⽤以lambda(λ)为单位的设计规则；5. 全⼿⼯、层次化设计版图；6. 达到指导书提出的设计指标要求。

3. 设计⽅法与计算 3.1 74HC139芯⽚简介74HC139是包含两个2线-4线译码器的⾼速CMOS 数字电路集成芯⽚，能与TTL 集成电路芯⽚兼容，它的管脚图如图1所⽰，其逻辑真值表如表1所⽰：图1 74HC139芯⽚管脚图表1 74HC139真值表计时只需分析其中⼀个2—4译码器即可，从真值表我们可以得出Cs 为⽚选端，当其为0时，芯⽚正常⼯作，当其为1时，芯⽚封锁。

A1、A0为输⼊端，Y0-Y3为输出端，⽽且是低电平有效。

2—4译码器的逻辑表达式，如下所⽰：01010A A C A A C Y s s ??=++= 01011A A C A A C Y s s ??=++=01012A A C A A C Y s s ??=++= 01013A A C A A C Y s s ??=++=74HC139的逻辑图如图2所⽰：图2 74HC139逻辑图3.2 电路设计本次设计采⽤的是m12_20的模型库参数进⾏各级电路的尺⼨计算，其参数如下： NMOS: εox =3.9×8.85×10﹣12F/m µn =605.312×10﹣4㎡/Vst ox =395×10﹣10m V tn =0.81056V PMOS: εox =3.9×8.85×10﹣12F/m µp =219×10﹣4㎡/Vst ox =395×10﹣10m V tp =﹣0.971428V 3.2.1 输出级电路设计根据要求输出级电路等效电路图如图3所⽰，输⼊Vi 为前⼀级的输出，可认为是理想的输出，即V IL =Vss, V IH =V DD 。

(完整word版)2对4译码器VHDL实验报告.doc

通信与信息工程学院2012 /2013学年第二学期软件设计实验报告模块名称二对四译码器专业电子信息工程学生班级B100109学生学号学生姓名指导教师梅中辉、王奇、周晓燕、孔凡坤实验目的：本软件设计的目的和任务： 1.使学生全面了解如何应用该硬件描述语言进行高速集成电路设计； 2.通过软件使用、设计与仿真环节使学生熟悉 EDA-VHDL 开发环境； 3. 通过对基本题、综合题的设计实践，使学生掌握硬件系统设计方法（自底向上或自顶向下），熟悉 VHDL 语言三种设计风格，并且培养学生应用 VHDL 语言解决实际问题的能力。

实验设备： 1：微型计算机2：quartus II 开发软件实验课题： 2 对 4 译码器实验描述：设计一个 2 对 4 译码器（输入： A B 输出： Y3 Y2 Y1 Y0 ），真值表如图：A B Y3 Y2 Y1 Y00 0 1 1 1 00 1 1 1 0 11 0 1 0 1 11 1 0 1 1 1一：实验目的1：能了解组合逻辑中译码器电路的设计原理。

2：能利用 CPLD数字发展实验系统设计一个二对四译码器。

3：能自行验证所设计电路的正确性。

二：实验内容及要求设计一个 2-4 译码器，并验证输出数值的正确性。

三：实验器材1. 软件： Altera公司的Quartus ||软件。

2. 芯片： Altera公司的EP2C8T144C8。

1）、选择 Block Diagran/Schenatic File，单击 OK 按钮，打开图形2）、进入原理图编辑页面如下：导入逻辑门电路符号、输入/输出符号，用导线连接各逻辑单元如下：工程建立与编译建立工程：在 D 盘建立 test 文件夹，进入 quartusII7.2 主界面，新建编辑代码页面，选择 VHDL file ，点击 OK代码输完后存盘，文件名必需为 test8（文件名必须与实体名一致），目录为，按 project 菜单下 set as top-level entity 命令。

数字逻辑教学课件数字电路2-4

4. 中规模组合逻辑部件掌握典型集成电路的外部功能、扩展、应用。
–数据选择器:根据地址码的要求，从多路输入信号中选择其中一路输出。
选择数据
应用：
并 —> 串
实现组合逻辑
–译码器：特定意义信息的二进制代码翻译出来，常用的有二进制译码器、二-十进制译码器、数码显示译码器。
片选、地址译码
应用：
实现数据分配
0110 1 0110
7＋5＝12
＝（0001 0010）8421
75 0111
0101 1100
0110 1 0010
一旦需要修正，则8421码必有进位输出。
判 9 加 6 修正电路：
1)当有进位输出或 2) 当和数＞9；
应修正让其产生进位，且加（0110）;
设计两个一位8421BCD码加法电路应由三部分组成。
§2.6 数值比较器和加法器
§2.6.1 数值比较器（comparator)
比较两个二进制数的大小。
A0
A1
A2
1. 四位数值比较器（74LS85)
A3
A<B
1) 结构与功能：
A=B A>B
B0
输入信号：数码输入
B1 B2
级联输入（低位比较结果）B3
输出信号：比较结果
0 COMP
1 2
P
3 P<Q FA<B
奇校验位（监督位）： P C1 C2 C2 Cn 1
74LS280
A B C EVEN D
E F ODD G H
“1” I
奇校验位
3) 校验位产生 / 校验检测
D0
D7
片1奇校验位产生器

译码显示电路的设计

译码显示电路的设计一、引言译码显示电路是数字电路中常见的一种应用，它可以将数字信号转化为人类可以直接理解的形式，如数字、字母、符号等。

本文将介绍译码显示电路的设计方法和步骤。

二、基本概念1. 译码器：将输入的数字信号转换为输出信号，输出信号通常为二进制编码。

2. 显示器：将输入的二进制编码转换为人类可以直接理解的形式。

三、设计流程1. 确定输入信号类型和数量：根据实际需求确定输入信号类型和数量，如BCD码、二进制码等。

2. 选择合适的译码器：根据输入信号类型和数量选择合适的译码器，如74LS47、74LS138等。

3. 确定输出类型和数量：根据实际需求确定输出类型和数量，如七段数码管、LED灯等。

4. 连接译码器和显示器：将译码器输出连接到显示器输入，并确保正确连接。

5. 设计供电电路：设计合适的供电电路，确保整个系统正常工作。

6. 调试测试：对整个系统进行调试测试，确保正常工作。

四、具体实现以BCD码为例，设计一个能够驱动4位七段数码管的译码显示电路。

1. 确定输入信号类型和数量：BCD码，需要4个输入信号。

2. 选择合适的译码器：选择74LS47，它可以将BCD码转换为七段数码管的输出信号。

3. 确定输出类型和数量：使用4位七段数码管作为输出。

4. 连接译码器和显示器：将74LS47的A、B、C、D四个输入端分别连接到BCD码输入端，将74LS47的a、b、c、d、e、f、g七个输出端分别连接到七段数码管的a、b、c、d、e、f、g七个输入端，并确保正确连接。

5. 设计供电电路：使用5V电源供电，确保整个系统正常工作。

6. 调试测试：对整个系统进行调试测试，通过输入BCD码，观察七段数码管是否正确显示。

五、总结译码显示电路是数字电路中常见的一种应用，本文介绍了译码显示电路的设计流程和具体实现方法。

在实际应用中，需要根据实际需求选择合适的译码器和显示器，并进行合理连接和调试测试。

2线4线译码器基础强化训练

1 设计题目的理论分析译码器的认识：将二进制代码转换成对应的高低电平，以代表文字、符号或数码表示特定对象的过程称为译码，译码是前述编码的相反过程。

实现译码操作的逻辑电路就是译码器。

按照被编码信号的不同特点和要求，有二进制译码器、二-十进制译码器、显示译码器之分。

译码器的输出，可以是对应编码的一位高低电平信号，也可以仍然是一个二进制码，结合显示器、译码器的输出二进制码将被利用来直接或间接地驱动显示器，显示被编码相应的文子、符号等。

2线-4线译码器：常用的2线-4线译码器的集成芯片有74XX139、4555等型号芯片，74XX139型号芯片为输出低有效，4555芯片为输出高有效。

图2为2线-4线译码器的逻辑符号，图2中A1、A0为地址输入端，A1为高位端。

逻辑符号中输出、输入端的小圆圈表示低电平有效。

图1 74XX193 2线-4线译码器逻辑符号图2 Altium designer 原理图Y3、Y2、Y1和Y0为译码器输出端。

E为使能端（或称选通信号控制端），低电平有效。

当E=0时，允许译码器工作，Y3、Y2、Y1、Y0中仅有一个为低电平输出；当E=1时，禁止译码器工作，所有输出Y3、Y2、Y1、Y0均为高电平。

一般使能端有两个用途：一是可以引入选通信号脉冲，以抑制冒险脉冲的发生；二是可以用来扩展输入变量数（功能扩展）。

表一是2线-4线译码器74XX139的逻辑功能表，表中的1表示高电平，0表示低电平。

表1 2线-4线译码器74XX139功能表译码输入变量译码输出变量E A1A2Y3Y2Y1Y01 X X 1 1 1 10 0 0 1 1 1 00 0 1 1 1 0 10 1 0 1 0 1 10 1 1 0 1 1 1从表1中还可以看出，当E=0时，2线-4线译码器的输出函数分别是武汉理工大学《基础技能强化训练》课程设计说明书3Y3= ()1A A E Y2= ()01A A EY1= ()01A A EY0=()01A A E（1）可见，译码器的每一个输入函数对应输入变量的一组取值，当使能端有效（E=0）时，它正好是输入变量最小项的非。

数电实验实验报告四译码器和数据选择器

实验报告一、实验目的1、熟悉集成译码器、数据选择器逻辑功能和应用。

2、了解中规模数字集成电路的性能和使用方法。

二、实验基本原理组合逻辑电路的逻辑功能三、实验设备及器件74LS139、74LS153、电阻若干、LED 灯若干四、操作方法和实验步骤1、74LS139（双2-4线译码器）功能测试图4-1 74LS139引脚图图4-1中，G 端为使能端，低电平有效；A0A1地址选择端；Y0~Y3是输出端（低电平有效）将G 、A1、A0端接逻辑电平开关，改变电平输入，观察74LS139译码输出的状态并填入表4-1中。

使能端地址选择端输出端 G ’ A1 A0 Y0 Y1 Y2 Y3 0 0 0 0 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 0 1**1111实验课程名称数字电子技术实验实验项目名称译码器和数据选择器专业、班级电子信息类四班实验日期 2020-06-01姓名、学号同组人教师签名成绩实验报告包含以下7项内容：一、实验目的二、实验基本原理三、主要仪器及设备四、操作方法和实验步骤五、实验原始数据记录六、数据处理过程及结果、结论七、问题和讨论A 2Y04B 3Y15Y26E 1Y37U2:A74LS139（注：G' 表示低电平有效，Y0' 表示输出低电平有效）A2Y04B3Y15Y26E1Y37U2:A74LS13911AB1ED1LED-GREEND2LED-GREEND3LED-GREEND4LED-GREENR2220R3220R4220R5220Y 输出低电平有效，Y端为低电平时，LED灯亮图4-1 74LS139译码器功能测试图（注：电阻的元件名称：res ，通过修改res属性来修改电阻值）2、译码器转换。

将74LS139（双2-4线译码器）转换为3-8线译码器（1）画出转换电路图。

数字电路——2-4译码器设计

数字电路应用之Verilog HDL语言常用经典程序例题(Quartus II软件)

实验三-数据选择器译码器全加器

数字电路实验二--译码器实验报告深圳大学--郭治民

数字电路__2_4译码器的设计

数字电路——2-4译码器设计

数字电路实验三 编码器与译码器

实验四编码器,译码器,数码管(定稿)

数字电路——2-4译码器设计

含两个2-4译码器的74HC139芯片版图

实验三组合逻辑电路二

中山大学数电实验四 译码显示电路

数字电路——2-4译码器设计说明

含两个2-4译码器的74HC139芯片版图

(完整word版)2对4译码器VHDL实验报告.doc

数字逻辑教学课件 数字电路2-4

译码显示电路的设计

2线4线译码器基础强化训练

数电实验实验报告四译码器和数据选择器

数字电路实验三编码器与译码器

中山大学数电实验四译码显示电路

数字逻辑教学课件数字电路2-4