AMBA+AXI4总线的研究与实现

硕士学位论文AMBA AXI4总线的研究与实现RESEARCH AND IMPLEMENTATION OF AMBA AXI4 BUS杨舜琪哈尔滨工业大学2011年12月国内图书分类号：TN47 学校代码：10213 国际图书分类号：621.3 密级：公开工学硕士学位论文AMBA AXI4总线的研究与实现硕士研究生 ：杨舜琪导 师 ：张岩教授申请学位 ：工学硕士学科 ：微电子学与固体电子学所在单位 ：深圳研究生院答辩日期 ：2011年12月授予学位单位 ：哈尔滨工业大学Classified Index: TN47U.D.C: 621.3Dissertation for the Master Degree in EngineeringRESEARCH AND IMPLEMENTATIONOF AMBA AXI4 BUSCandidate：Shunqi YANGSupervisor：Prof. Yan ZHANGAcademic Degree Applied for：Master of Engineering Speciality：Microelectronics and Solid-StateElectronicsAffiliation：Shenzhen Graduate SchoolDate of Defence：December, 2011Degree-Conferring-Institution：Harbin Institute of Technology哈尔滨工业大学工学硕士学位论文摘要随着集成电路设计复杂度的提高和产品上市时间压力的增大，基于IP核复用的SoC（System on Chip）设计已经成为一种重要的设计方法。

总线桥的设计和IP核的互连问题已经成为SoC平台中最重要的课题。

IP核互连的方法，总线桥的设计以及总线协议决定了SoC平台的性能。

AMBA（Advanced Microcontroller Bus Architecture）总线规范由ARM公司定义。

它是一组基于ARM核的SoC通信的标准协议。

最新的AMBA 4.0总线协议具有带宽高、延迟小和设计灵活等诸多优点，它目前已成为业界首选的高性能总线标准。

本文分析并比较了Wishbone总线标准与AMBA 4.0总线标准的异同。

根据AMBA 4.0总线标准中AXI4协议和AXI4-Lite协议，设计并实现了总线桥以及互连模块的VLSI结构。

本文研究内容主要包含以下三个部分：首先，为了扩充AXI4总线可使用的IP核资源，本文设计了基于Wishbone 总线和AXI4总线的总线桥IP核，包括把基于Wishbone总线的主设备集成到AXI4总线系统的WB/AXI4总线桥，把基于Wishbone总线的从设备集成到AXI4总线系统的AXI4/WB总线桥，把基于Wishbone总线的主设备集成到AXI4-Lite总线系统的WB/AXI4-Lite总线桥和把基于Wishbone总线的从设备集成到AXI4-Lite总线系统的AXI4-Lite/WB总线桥。

其次，本文设计了基于AXI4总线的两种互连结构，包括交叉开关（crossbar switch）和分享型总线（share bus）。

两种互连结构设计主要模块包括地址解码器和仲裁器。

最后，本文针对设计的总线桥和互连结构，使用Verilog HDL语言进行了硬件实现，在ModelSim环境下通过了功能验证，使用ISE13.1工具进行逻辑综合，分析比较了各IP核的性能。

从验证和综合来看，本文的IP设计严格遵循Wishbone总线和AMBA4.0总线的协议规范，WB/AXI4总线桥，AXI4/WB总线桥，WB/AXI4-Lite总线桥和AXI4-Lite/WB总线桥在Xilinx公司Virtex5的FPGA芯片上达到的时钟频率分别279MHz，346 MHz，442 MHz和427 MHz，AXI4总线的交叉开关互连结构在284MHz的工作频率下，拥有22.5Gbps的数据吞吐量，AXI4总线的分享型互连结构在342MHz的工作频率下，拥有6.7Gbps的数据吞吐量，说明各IP 核都具备高速的数据传输能力，完全可以胜任实际应用。

关键词：互连总线；AMBA AXI4总线；Wishbone总线；协议转换哈尔滨工业大学工学硕士学位论文AbstractWith the improvement of IC design complexity and market pressure, SoC (System on Chip) design based on IP core reuse has become an important design approach. Then, bus bridge design and interconnect IP cores have become the most important issue in SoC platform. Interconnect IP core, the design of the bus bridge and bus protocol determine the performance of SoC platform. AMBA (Advanced Microcontroller Bus Architecture) bus specification defined by ARM company is a set of ARM core-based SoC communication standard protocol. The latest AMBA 4.0 bus protocol with high bandwidth, low delay and design flexibility has become the choice of industry standard.This project analyzes and compares the Wishbone bus and AMBA 4.0 bus. According to AXI4 protocol and AXI4-Lite protocol of AMBA 4.0 bus standard, the VLSI architectures of bus bridges and interconnect modules were designed and implemented in this dissertation. This research mainly includes the following three parts:First, in order to expand the IP core resources for AXI4 bus, based on Wishbone bus and AXI4 bus, this dissertation designed bus bridge IP cores, including WB/AXI4 bus bridge designed to integrate master devices based on Wishbone bus into an AXI4 bus system, AXI4/WB bus bridge designed to integrate slave devices based on Wishbone bus into an AXI4 bus system, WB/AXI4-Lite bus bridge designed to integrate master devices based on Wishbone bus into an AXI4-Lite bus system, AXI4-Lite/WB bus bridge designed to integrate master devices based on AXI4-Lite bus into a Wishbone bus system.Secondly, this dissertation designed two interconnect structures on AXI4 bus, including cross-switch and share-bus. Both of interconnect structures contained the main modules with address decoder and arbiter.Finally, all designs of the bus bridge and interconnect architecture were implemented into hardware by Verilog HDL language in the ModelSim environment. The analysis and comparison for the performance of all IP cores was completed by logic synthesis tools--ISE13.1.Results proved that all of IP designs strictly following the AMBA4.0 bus protocol specification and the Wishbone bus protocol specification. WB/AXI4 bus bridge, AXI4/WB bus bridge, WB/AXI4-Lite bus bridge and AXI4-Lite/WB bus bridge reached the clock frequency of 279MHz, 346 MHz, 442 MHz and 427 MHz under Virtex5 FPGA of Xilinx, AXI4 bus crossbar interconnect structure reach data throughput of 22.5 Gbps at the operating frequency of 284MHz, AXI4 bus哈尔滨工业大学工学硕士学位论文shared-bus interconnect structure reach data throughput of 6.7Gbps at the operating frequency of 342MHz, indicating that the IP cores are equipped with high speed and performance data transmission capability, fully adopt for practical application.Keywords: Interconnect bus, AMBA AXI4, Wishbone, protocol exchange哈尔滨工业大学工学硕士学位论文目录摘要 (I)ABSTRACT (II)第1章绪论 (1)1.1 课题背景 (1)1.2 国内外相关技术发展历史和现状 (1)1.2.1 片上总线的发展 (1)1.2.2 AMBA4.0总线产生的背景 (2)1.2.3 AMBA4.0总线的发展趋势 (2)1.3 本课题研究的目的及意义 (2)1.4 本文的主要研究内容 (3)第2章AMBA4.0总线和Wishbone总线分析 (4)2.1 概述 (4)2.2 AXI4总线协议 (4)2.2.1 AXI4总线简介 (4)2.2.2 AXI4总线信号描述 (5)2.2.3 AXI4总线的特性 (6)2.2.4 AXI4-Lite总线简介 (9)2.3 Wishbone总线协议 (10)2.3.1 Wishbone总线简介 (10)2.3.2 Wishbone总线信号描述 (10)2.3.3 Wishbone总线的特性 (10)2.4 AMBA4.0总线和Wishbone总线分析 (11)2.5 本章小结 (12)第3章AXI4总线桥的设计和实现 (13)3.1 AXI4总线桥总体设计及功能划分 (13)3.1.1 AXI4总线桥总体设计 (13)3.1.2 AXI4总线桥功能划分 (13)3.2 WB/AXI4总线桥的设计和实现 (14)3.2.1 WB/AXI4总线桥的设计 (14)3.2.2 WB/AXI4 总线桥的实现 (17)3.3 AXI4/WB总线桥的设计和实现 (20)哈尔滨工业大学工学硕士学位论文3.3.1 AXI4/WB总线桥的设计 (20)3.3.2 AXI4/WB总线桥的实现 (24)3.3 WB/AXI4-Lite总线桥的设计和实现 (29)3.3.1 WB/AXI4-Lite总线桥的设计 (29)3.3.2 WB/AXI4-Lite总线桥的实现 (29)3.4 AXI4-Lite/WB总线桥的设计和实现 (31)3.4.1 AXI4-Lite/WB总线桥的设计 (31)3.4.2 AXI4-Lite/WB总线桥的实现 (32)3.5 本章小结 (33)第4章AXI4互连结构的设计和实现 (34)4.1 AXI4总线的互连结构 (34)4.2 AXI4总线交叉开关互连结构的设计和实现 (34)4.2.1 AXI4总线交叉开关互连结构的设计 (34)4.2.2 AXI4总线交叉开关互连结构的实现 (37)4.3 AXI4总线分享型互连结构的设计和实现 (40)4.3.1 AXI4总线分享型互连结构的设计 (40)4.3.2 AXI4总线分享型互连结构的实现 (41)4.4 本章小结 (43)第5章AXI4总线性能分析与FPGA测试 (44)5.1 AXI4总线桥的性能分析 (44)5.2 AXI4总线互连结构的性能分析 (45)5.3 AXI4-Lite SoC系统的FPGA仿真综合及实现 (46)5.4 本章小结 (50)结论 (51)参考文献 (52)攻读硕士学位期间发表的论文及其它成果 (55)哈尔滨工业大学学位论文原创性声明及使用授权说明 (56)致谢 (57)哈尔滨工业大学工学硕士学位论文第1章绪论1.1 课题背景集成电路（Integrated Circuit，IC）发展的开始阶段，电路工程师都直接在物理版图层完成设计，在一定程度上限制了IC产业的发展。