定点原码一位除法器的设计

课程设计报告

课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位除法器的设计

（系）：

业: 级: 号: 名:

指导教师:

完成日期:

第1章总体设计方案

1.1设计原理

1.2设计环境

第2章详细设计方案

2.1顶层方案图的设计与实现.......

2.1.1创建顶层图形设计文件........

2.1.2器件的选择与引脚锁定........

2.2功能模块的设计与实现.........

2.2.1选择移位模块的设计与实现.

2.2.2余数选择器模块的设计与实现

2.2.3控制器模块的设计与实现... 2.3仿真调试...................... 第3章编程下载与硬件测试.......... . (4)

(4)

(4)

(6)

(6)

(9)

..10 .11.

13

3.1编程下载..........

3.2硬件测试及结果分析参考文献............... 13 13 14

第1章总体设计方案

1.1 设计原理

定点原码一位除法的计算有恢复余数和加减交替两种算法，商的符号为除数与被除数两符号位的异或值，数值则为两数绝对值相除后的结果。此设计方案仅采用恢复余数法进行设计。

恢复余数定点原码一位除法器实现的功能如表 1.1所示，设计的电路应实现

表1.1中给定的功能。

设：X=X0 X1……X n

Y=Y0 Y1……Y n

X0 X1，丫0丫1分别为符号位，K为两符号位的异或值

X/Y=K*|X|/|Y|

|X|/|Y|利用恢复余数法求的，在计算机中，商只能用做减法判结果的符号

为正还是为负来确定。当差为负时，上商为0，同时还应该把除数再加到差上去,

恢复余数为原来的正值之后再左移一位。若减得的差为0或为正值时，就没有恢

复余数的操作，上商为1,余数左移一位。其计算过程如下:

例：已知：X=0.0100

丫=0.1000

求：X/Y

表1.1恢复余数定点原码一位除法器功能表

恢复余数定点原码一位除法器的整体设计包含两输入寄存器模块，一个加法运算模块，一个余数移位模块，一个商移位模块和一个由触发器和计数器构成的

控制模块，移位模块采用Verilog设计输入方式，其余采用原理图设计输入方式。

采用硬件描述语言进行电路设计并实现表 1.1中给定的功能，设计的Verilog

程序经编译、调试后形成*bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。

定点原码一位除法器的原理框图如图 1.1所示，被除数经选择器首次存入余

数寄存器中，除数取反后存入除数寄存器中，两数经加法器实现加法运算，将商送入商寄存器中，同时将结果送入选择移位电路中进行移位，再将移位后的结果经选择器送入余数寄存器中。

图1.1恢复余数定点原码一位除法器原理框图

•硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机;

-EDA 环境：Xilinx Foundation3.1 设计软件。

第2章详细设计方案

2.1顶层方案图的设计与实现

顶层方案图实现一位除法器的逻辑功能，采用原理图设计输入方式完成，电 路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出 信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。

2.1.1创建顶层图形设计文件

顶层图形文件主要由两输入模块，一个运算模块，两个移位模块和一个控制 模块组装而成的一个完整的设计实体。顶层图形文件结构如图

TJ QOOTO FI FAD V-

LOOOn I IFAD 1

L0Ci072 I IPAD 1

图2.1定点原码一位除法器顶层图形文件结构

2.1.2器件的选择与引脚锁定

(1)

器件的选择

由于硬件设计环境是基于伟福C0P2000型计算机组成原理实验仪和XCV200

2.1所示。

IBUFS

SHA[7:0]

LOC=093 L0C=095 L0C=0,96 L0C=037 LOC^lOO 1J OC=101

IFAD IFAD IFAD

IFAD

IFAD IFAD IFAP IPAD 1BUF3

A

]ja>o?9 LOOOSO LOC=O01 LOC=083 LJOODSa LOO 085 IJOC=OS6 LOO 087 IPAD IPAD IFAD IFAD IFAD IFAD IPAD IFAD CH[7;0]YE[7:0]

丁 E

U1&

TR CP

lEUFE

H>-

S[7:C]

cy _________ 釜_< IFAD IFAD

罟

IFAD L0C=215

L0C=216 L0C=2I7 L0C=213

L0C=220

LOC=22L LJ0O222 L0C=223

LOC=225 L0O228 IJOC=229 IJ00230 LOC=231

L0C=232 1J OC=23

C[7:0j

Y[7:0]

IBUFS

实验板，故采用的目标芯片为Xlinx XCV200可编程逻辑芯片。

(2)引脚锁定

把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表 2.1 所示。