EDA 程序 题库
EDA习题集
《电子设计自动化（EDA）》习题集第一章、EDA技术概述一、填空题1、一般把EDA技术的发展分为 、、 三个阶段。
2、EDA设计流程包括 、 、、 四个步骤。
3、EDA的设计验证包括 、 、 三个过程。
4、EDA的设计输入包括 、 、 。
5、当前最流行的并成为IEEE标准的硬件描述语言包括和 。
6、将硬件描述语言转化为硬件电路的重要工具软件称为 。
二、单项选择题1、VHDL语言属于 描述语言。
A．普通硬件 B. 行为 C. 高级D. 低级2、基于硬件描述语言HDL的数字系统设计目前最常用的设计方法为A. 自底向上B. 自顶向下C. 积木式D. 顶层3、在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为A．仿真器 B. 综合器 C. 适配器 D.下载器4、在EDA工具中，能完成目标系统器件上布局软件称为A．仿真器 B. 综合器 C. 适配器 D.下载器 第2章、大规模可编程逻辑器件 一、填空题1、集成度是集成电路一项重要的指标，可编程逻辑器件按集成密度可分为 和 两类。
2、可编程逻辑器件的编程方式可分为 和 两类。
3、基于EPROM、E2PROM和快闪存储器件的可编程器件，在系统断电后编程信息 。
4、基于SRAM结构的可编程器件，在系统断电后编程信息 。
5、CPLD器件中至少包括 、 、 三种结构。
6、FPGA的三种可编程电路分别是 、、 三种结构。
7、根据逻辑功能块的大小不同，可将FPGA分为和 两类；据FPGA内部连线结构的不同，可将FPGA分为 和 两类；据FPGA采用的开关元件不同，可将FPGA分为 和 两类.8、目前常见的可编程逻辑器件的编程和配置工艺包括基于 、基于 和基于 三种编程工艺。
二、 单项选择题1、在下列可编程逻辑器件中，不属于高密度可编程逻辑器件的是A. EPLDB. CPLDC. FPGAD. PAL2、在下列可编程逻辑器件中，属于易失性器件的是A. EPLDB. CPLDC. FPGAD. PAL3、在自顶向下的设计过程中，描述器件总功能的模块一般称为A．底层设计 B. 顶层设计 C. 完整设计 D. 全面设计4、边界扫描测试技术主要解决 的测试问题A．印制电路板 B. 数字系统 C. 芯片 D. 微处理器 三、 简答题1、CPLD和FPGA有什么差异？在实际应用中各有什么特点？第3章、VHDL编程基础一、填空题1、VHDL设计实体的基本结构由 、、 、 和 等部分组成。
EDA判断题题库(56题)_附答案
（√ ） 54. Verilog 语言的行为描述语句，如条件语句、赋值语句和循环语句类似于软件
高级语言，便于学习和使用。（ √ ） 55. 行为描述就是对设计实体的数学模型的描述，其抽象程度远高于结构描述。
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48. 目前常用的硬件描述语言为：Verilog HDL 和 VHDL。（ √ ） 49. Verilog HDL 数据类型是用来表示数字电路中的物理连线、数据存储和传输
单元等物理量的。（ √ ） 50. 混合仿真器就是能同时支持 Verilog 和 VHDL 的仿真器。（ √ ） 51. Verilog 程序的基本设计单元是“模块”（ module）。（ √ ） 52. 布局布线为将综合生成的电路逻辑网表映射到具体的目标器件中实现，并产
种。（ √ ） 13. PLD 是 Programmable Logic Device,可编程逻辑器件的缩写。（ √ ） 14. Verilog 语言即适合可综合的电路设计，也可胜任电路与系统的仿真。（ √ ） 15. Verilog HDL 支持循环语句。（ √ ） 16. 硬件综合器和软件程序编译器没有本质区别。（ × ） 17. 集成度是 PLD 器件的一项重要指标。（ √ ） 18. PLD 器件的设计往往采用层次化的设计方法，分模块，分层次地进行设计描
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25. CPLD 是 Complex Programmable Logic Device,复杂可编程逻辑器件的缩写。 （√ ）
26. PLD 是一种全定制器件。（ × ） 27. 综合指的是将较高级抽象层次的设计描述自动转化为较低层次描述的过程。
（√ ） 28. Verilog HDL 和 VHDL 目前还都不是 IEEE 标准。（ × ） 29. 把适配后生成的编程文件装入到 PLD 器件中的过程称为下载。（ √ ） 30. Verilog HDL 中 assign 为持续赋值语句。（ √ ） 31. Verilog HDL 语法要素与软件编程语言（如 C 语言）是完全相同的。（ × ） 32. 数字设计流程中采用原理图方式适合描述电路的连接关系和接口关系。
EDA技术EDA技术试卷(练习题库)(2023版)
EDA技术EDA技术试卷（练习题库）1、个项目的输入输出端口是定义在（）。
2、描述项目具有逻辑功能的是（）。
3、关键字ARCHITECTURE定义的是。
4、M AXP1USII中编译VHD1源程序时要求（）。
5、1987标准的VHD1语言对大小写是（）。
6、关于1987标准的VHD1语言中，标识符描述正确的是（）。
7、符合1987VHD1标准的标识符是（）。
8、VHD1语言中变量定义的位置是（）。
9、VHD1语言中信号定义的位置是（）。
10、变量是局部量可以写在（）。
11、变量和信号的描述正确的是（）。
12、关于VHD1数据类型，正确的是（）。
13、下面数据中属于实数的是（）。
14、下面数据中属于位矢量的是（）。
15、可以不必声明而直接引用的数据类型是（）。
16、STD_10GIG_1164中定义的高阻是字符（）。
17、STD_10GIG」164中字符H定义的是（）。
18、使用STD_1OG1G」164使用的数据类型时（）。
19、VHD1运算符优先级的说法正确的是（）。
20、如果a=1,b=0,则逻辑表达式（aANDb）OR（NOTbANDa）的值是（）。
21、不属于顺序语句的是（）。
22、正确给变量X赋值的语句是（）。
23、EDA的中文含义是（）。
24、EPF10K20TC144-4具有多少个管脚（）。
25、如果a=1,b=1,则逻辑表达式（aXORb）OR（NOTbANDa）的值是（）。
26、MAX+P1USII的，数据类型为std_1ogic_vector,试指出下面那个30、在一个VHD1,数据类型为integer,数据范围0to127,下面哪个赋31、下列那个流程是正确的基于EDA软件的FPGA/CP1D和变量的说法，哪一个是不正确的：（）。
33、下列语句中，不属于并行语句的是：（）。
34、O在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为。
35、不是操作符号它只相当与作用〃target=Zb1ank〃＞在VHD1的CASE语句中，条件句中的“二＞”不是操作符号，它只相当与O作用。
EDA考试题题库及答案
EDA考试题题库及答案一、选择题1.一个项目的输入输出端口是定义在(A)A、实体中；B、结构体中；C、任何位置；D、进程中。
2.QuartusII中编译VHDL源程序时要求(C)A、文件名和实体可以不同名；B、文件名和实体名无关；C、文件名和实体名要相同；D、不确定。
3.VHDL语言中变量定义的位置是(D)A、实体中中任何位置；B、实体中特定位置；C、结构体中任何位置；D、结构体中特定位置。
4.可以不必声明而直接引用的数据类型是(C)A、STD_LOGIC；B、STD_LOGIC_VECTOR；C、BIT；D、ARRAY。
5.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是(C)A、FPGA全称为复杂可编程逻辑器件；B、FPGA是基于乘积项结构的可编程逻辑器件；C、基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D、在Altera公司生产的器件中，MAX7000系列属FPGA结构。
6.下面不属于顺序语句的是(C)A、IF语句；B、LOOP语句；C、PROCESS语句；D、CASE语句。
7.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是(A)A、器件外部特性；B、器件的内部功能；C、器件的综合约束；D、器件外部特性与内部功能。
8.进程中的信号赋值语句，其信号更新是(C)A、按顺序完成；B、比变量更快完成；C、在进程的最后完成；D、都不对。
9.在EDA工具中，能完成在目标系统器件上布局布线软件称为(C)A、仿真器B、综合器C、适配器D、下载器10.VHDL常用的库是(A)A、IEEE；B、STD；C、WORK；D、PACKAGE。
11.在VHDL中，用语句(D)表示clock的下降沿。
A、clock'EVENT；B、clock'EVENT AND clock='1'；C、clock='0'；D、clock'EVENT AND clock='0'。
EDA选择题题库(65题)_附答案
EDA选择题题库教师组卷、学生备考用1、在EDA工具中，能完成在目标系统器件上布局布线软件称为（ C ）。
A.仿真器B.综合器C.适配器D.下载器2、在执行Quartus Ⅱ的（ D ）命令，可以精确分析设计电路输入与输出波形间的延时量。
A .Create default symbol B.SimulatorC. CompilerD.Timing Analyzer3、在Verilog HDL中，用语句（ D ）表示clock的下降沿。
A. posedge clockB. negedge clockC. clock==1’b0D. clock==1’b14、QuartusII中编译Verilog源程序时要求（ C ）。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5、Verilog语言对大小写是（ D ）。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6、在Verilog语言中，标识符描述正确的是（ A ）。
A. 必须以英文字母或下划线开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7、符合Verilog标准的标识符是（ A ）。
A. A_2B. A+2C. 2AD. 228、符合Verilog标准的标识符是（ A ）。
A. a_2_3B. a*2C. 2_2_aD. 2a9、不符合Verilog标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_110、下面数据中属于实数的是（ A ）。
A. 4.2B. 3C. 1’b1D. 5’b1101111、下面数据中属于位矢量的是（ D ）。
A. 4.2B. 3C. 1’b1D. 5’b1101112、运算符优先级的说法正确的是（ A ）。
A. NOT的优先级最高B. AND和NOT属于同一个优先级C. NOT的优先级最低D. 前面的说法都是错误的13、运算符优先级的说法正确的是（ D ）。
eda复习题
EDA复习题选择题1.一个项目的输入输出端口是定义在。
A. 实体中B. 结构体中C. 任何位置D. 进程体2.描述项目具有逻辑功能的是。
A. 实体B. 结构体C. 配置D. 进程3.关键字ARCHITECTURE定义的是。
A. 结构体B. 进程C. 实体D. 配置4. 关于1987标准的VHDL语言中，标识符描述正确的是。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以5. VHDL语言中变量定义的位置是。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置6. VHDL语言中信号定义的位置是。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置7.变量和信号的描述正确的是。
A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是<=D. 二者没有区别8.变量和信号的描述正确的是。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别9.下面数据中属于实数的是。
A. 4.2B. 3C. ‘1’D. “11011”10. 下面数据中属于位矢量的是。
A. 4.2B. 3C. ‘1’D. “11011”11. STD_LOGIG_1164中定义的高阻是字符。
A. XB. xC. zD. Z12. STD_LOGIG_1164中字符H定义的是。
A. 弱信号1B. 弱信号0C. 没有这个定义D. 初始值13.使用STD_LOGIG_1164使用的数据类型时。
A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D. 必须在结构体中声明14. VHDL运算符优先级的说法正确的是。
A. 括号不能改变优先级B. 不能使用括号C. 括号的优先级最低D. 括号可以改变优先级15.如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是。
EDA技术复习题
一、填空1、ASIC的中文含义是__专用集成电路_____；2、EDA的中文含义是_电子设计自动化；3、PROM的中文含义是_______4、EEPROM的中文含义是_______5、SOPC的中文含义是_______6、PLD的中文含义是______可编程逻辑器件_____________；7、HDL的中文含义是_硬件描述语言；8、CPLD的中文含义是_复杂可编程逻辑器件；9、FPGA 的中文含义是_现场可编程门阵列。
10、LUT的中文含义是__查找表_______________。
11、RTL的中文含义是_寄存器传输级(Register Transfer Level)12、PAR的中文含义是_布局布线13、UUT的中文含义是_被测单元(Unit Under Test)14、JTAG的中文含义是_联合测试行动小组(Joint Test Action Group)15、在ISE软件中的原理图输入时，用元件符号INV表示非门。
16、目前应用最广泛的HDL(硬件描述语言)有__VHDL语言，_Verilog HDL_语言。
17、FPGA在结构上主要分成三个部分：可编程逻辑单元,可编程输入输出单元,可编程连线.CPLD在结构上主要分成三个部分：可编程逻辑宏单元,可编程输入输出单元,可编程内部连线18、目前主流的FPGA都采用了基于SRAM 工艺的查找表结构。
FPGA芯片主要由6部分构成，分别是可编程I/O单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。
19、CPLD由可编程的与/或阵列以及宏单元库构成，CPLD主要由可编程I/O单元、基本逻辑块、互连资源和其它辅助功能模块构成。
20、Xilinx 公司器件主要包括Xilinx CPLD 芯片、FPGA 芯片、PROM 芯片，其中，XC9500系列是属于CPLD 芯片，而Spartan 类和Virtex 类是属于FPGA芯片，在这两大类芯片中Virtex 类是高端产品。
EDA技术期末复习题
EDA技术期末复习题1．结构体中包含了四类功能描述语句：语句、______________语句、子程序调用语句和语句。
(P304)2. 下列关于程序包的用法正确的是: ________ (P319)A、一个程序包中只能包含常数说明，VHDL数据类型说明，元件定义和子程序这几种结构之一或他们中的几种B、程序包首可以独立定义和使用C、程序包结构中，必须同时含有程序包首和程序包体D、一个完整的程序包中，程序包首名和程序包体名可以不是同一个名字3. 参数传递说明语句以关键词引导一个类属参量表，通常在实体中的位置处于语句之前。
(P300-301)4. 下列逻辑操作符中哪个的优先级最高：_______。
A. ANDB. ORC. NOTD. XOR5. 下列关于操作符说法不正确的是:_______ (P333)A、关系操作符的操作对象可以是VHDL中的任何数据类型构成的操作数B、关系操作符的返回值是布尔类型数据C、MOD和REM的操作数数据类型只能是整数，运算操作结果也是整数。
D、SLL是左移位操作，右边跟进的位补零6. 下列说法正确的是: _______。
(P332)A、只有BIT型和整型数据可以参与加减运算。
B、操作符是有优先级别的，其中逻辑运算符的级别最低。
C、BIT 、BOOLEAN和STD_LOGIC可以进行逻辑运算D、a nand b nand c 这串运算可以不加括号7. 下列语句中，不属于并行语句的是：________A、进程语句B、CASE语句C、元件例化语句D、WHEN…ELSE…语句8. 下列语句中，不属于顺序语句的是：_______。
A. WHEN…ELSE…语句B. IF语句C. LOOP语句D. CASE语句9. 以下关于VHDL中常量的声明正确的是________A、Constant Width ：Integer=8；B、Constant Width ：Integer ：= 8；C、Variable Width ：Integer = 8；D、Variable Width ：Integer ：= 8；10. 下列哪个库需要在VHDL程序中明确打开并指定________A、STDB、IEEEC、WORKＤ、自定义库11. VHDL中最为常用的是库。
EDA试题
1.wire型变量与reg型变量有什么本质区别？它们可以用于什么类型语句中？2.阻塞赋值与非阻塞赋值有何区别？1.用Verilog设计一个3-8译码器。
2.设计一个异步清0，同步时钟使能和异步数据加载型8位二进制加法计数器。
参考例3-22module CNT10(clk,rst,en,load,cout,dout,data);input clk,en,rst,load;input [3:0] data;output[3:0] dout;output cout;reg [3:0] q1; reg cout;assign dout=q1;always@(posedge clk or negedge rst or negedge load) beginif(!rst) q1<=0;else if(!load) q1<=data;else if(en) beginif (q1<9) q1<=q1+1;else q1<=4'b0000;end endalways@(q1)if(q1==4'h9) cout=1'b1;else cout=1'b0;endmodule3.设计一个功能类似74LS160的计数器。
4.设计一个含有异步清零和计数使能的16位二进制加减可控计数器的Verilog HDL描述。
5.设计七人表决器。
module voter7(pass,vote);output pass;input [6:0] vote;reg pass;reg [2:0] sum;always @(vote)beginsum=0;if(vote[0]==1) sum=sum+1'b1;if(vote[1]==1) sum=sum+1'b1;if(vote[2]==1) sum=sum+1'b1;if(vote[3]==1) sum=sum+1'b1;if(vote[4]==1) sum=sum+1'b1;if(vote[5]==1) sum=sum+1'b1;if(vote[6]==1) sum=sum+1'b1;if(sum[2]) pass=0; //若超过4人赞成，则pass=0，LED1亮else pass=1;endendmoduleAltera Xilinx一、填空题（10分，每小题1分）1.用EDA技术进行电子系统设计的目标最终完成 ASIC 的设计与实现。
EDA简答题
一、填空题(本大题共10小题，每空1分，共20 分)1．一般把EDA技术的发展分为MOS时代、MOS时代和ASIC三个阶段。
2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。
3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下到FPGA和CPLD芯片中，完成硬件设计和验证。
8．MAX+PLUS的文本文件类型是（后缀名）.VHD。
9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录。
10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。
EDA技术的发展趋势1 可编程器件的发展趋势：向高密度大规模的方向发展，向系统内可重构的方向发展，向低电压低功耗的方向发展，向混合可编程技术方向发展；硬件描述语句可在3个层次上进行电路描述（由高到低）：行为级，RTL级和门电路级2.设计单元的基本构造•一个设计单元都是由实体说明和构造体两部分组成。
•实体的功能是对这个设计单元与外部电路进行接口描叙。
实体是设计单元的表层，实体说明部分规定了设计单元的输入输出接口信号或引脚，它是设计单元对外的一个通信界面。
•结构体定义了设计单元的具体构造和操作（行为）。
•每个实体可以有多个结构体，不同的结构体对应着实体不同的结构和算法实现方案，其间的各结构体的地位是相等的。
3.实体说明（ENTITY）•实体象一个“黑盒子”•体描叙黑盒子的I/O。
–以“ENTITY实体名IS”开始–至“END 实体名”结束4.（1）端口说明－－PORTS•端口说明是基本设计实体（单元）与外部接口的描述，也可以说是对外部引脚信号的名称、数据类型和输入输出方向的描述。
EDA题库(复习)
1、与软件语言编译的作用相似，在硬件语言中称之为____________。
综合2、综合是将描述电路的高级语言转换为低级的，可与FPGA/CPLD结构相映射的______文件。
网表3、综合可分为自然语言综合、行为综合、____________和____________。
逻辑综合结构综合4、仿真包括_______仿真和________仿真，其中________仿真包含硬件特性参数，仿真精度高。
功能时序时序5、对CPLD的程序下载通常称为编程，对FPGA的程序下载通常称为________，二者作用一样。
配置6、可编程逻辑器件的业界三巨头是ALTERA、________和________。
Lattice XILINX7、简单PLD包括PROM、________、________和GAL。
其中__________为与阵列固定，或阵列可编程。
PLA PAL PROM8、IP英文全称是Intellectual Property，中文含义是____________，可分为___________、____________和固IP。
知识产权核软IP 硬IP9、可编程逻辑器件从结构上分类，简单PLD和CPLD属于___________结构，FPGA属于___________结构。
乘积项查找表10、可编程逻辑器件从编程工艺上可分为熔丝型、反熔丝型、EPROM型、________型和_________型。
E2PROM SRAM11、PLD的基本结构包括输入电路、__________、__________和输出电路。
与阵列或阵列12、MAX7000系列CPLD以16个宏单元构成一个_____________，而每个宏单元包括5个____________。
逻辑阵列块乘积项13、乘积项扩展分为________扩展乘积项和________扩展乘积项两种方式。
共享并联14、FLEX10K 系列FGPA以8个逻辑单元构成一个__________，每个逻辑单元包含一个四输入的________。
EDA选择题含答案
一、选择题：（20分）1．大规模可编程器件主要有FPGA FPGA、、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是：确的是：_________D D __A. CPLD 是基于查找表结构的可编程逻辑器件是基于查找表结构的可编程逻辑器件B. CPLD 即是现场可编程逻辑器件的英文简称即是现场可编程逻辑器件的英文简称C. 早期的CPLD 是从FPGA 的结构扩展而来的结构扩展而来D. 在Xilinx 公司生产的器件中，公司生产的器件中，XC9500XC9500系列属CPLD 结构结构2． 基于VHDL 设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：__________________DD A ．①②③④．①②③④ B.B.②①④③②①④③②①④③ C ．④③②①．④③②① D ．②④③①．②④③① 3． IP 核在EDA 技术和开发中具有十分重要的地位，技术和开发中具有十分重要的地位，IP IP 分软IP IP、固、固IP IP、硬、硬IP IP；下列所描述；下列所描述的IP 核中，对于固IP 的正确描述为：的正确描述为：______________________________D DA ．提供用VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B ．提供设计的最总产品——模型库．提供设计的最总产品——模型库C ．以可执行文件的形式提交用户，完成了综合的功能块．以可执行文件的形式提交用户，完成了综合的功能块D ．都不是．都不是4． 下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：____________________B BA ．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B ．原理图输入设计方法一般是一种自底向上的设计方法．原理图输入设计方法一般是一种自底向上的设计方法C ．原理图输入设计方法无法对电路进行功能描述．原理图输入设计方法无法对电路进行功能描述D ．原理图输入设计方法不适合进行层次化设计．原理图输入设计方法不适合进行层次化设计5． 在VHDL 语言中，下列对进程（语言中，下列对进程（PROCESS PROCESS PROCESS）语句的语句结构及语法规则的描述中，不正确）语句的语句结构及语法规则的描述中，不正确的是：______________DD A ．PROCESS 为一无限循环语句为一无限循环语句B ．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C ．当前进程中声明的变量不可用于其他进程．当前进程中声明的变量不可用于其他进程D ．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成 6． 对于信号和变量的说法，哪一个是不正确的：__________________A A A ．信号用于作为进程中局部数据存储单元．信号用于作为进程中局部数据存储单元 B ．变量的赋值是立即完成的．变量的赋值是立即完成的C ．信号在整个结构体内的任何地方都能适用．信号在整个结构体内的任何地方都能适用D ．变量和信号的赋值符号不一样．变量和信号的赋值符号不一样7． 下列状态机的状态编码，_________方式有“输出速度快、难以有效控制非法状态出现”这个特点。
EDA试题
二、单选题1、可擦除可编程逻辑器件的英文简称是（C ）。
A．PLD B．CPLD C．EPLD D．FPGA2、FPGA 的配置存储器是（ C）。
A．ROM B．RAM C．SRAM D．DRAM3、FPGA 的配置存储器是（A ）。
A．SRAM B．EPROM C．EEPROM D．FLASH ROM4、复杂可编程逻辑器件的英文简称是（ B）。
A．PLD B．CPLD C．EPLD D．FPGA5、现场可编程门阵列的英文简称是（ D）。
A．PLD B．CPLD C．EPLD D．FPGA6、可编程逻辑器件的英文简称是（ A）。
A．PLD B．CPLD C．EPLD D．FPGA二、单选题1、EDA 软件开发工具 Quartues II 要求源程序文件的名字与（B ）必须一致。
A．端口名 B．实体名 C．结构体名 D．配置名2、VHDL 语言标准库中的程序包使用时不用 USE 语句显式打开调用的是（E ）。
A．STD_LOGIC_1164 B．STD_LOGIC_ARITH C．STD_LOGIC_UNSIGNEDD．STD_LOGIC_SIGNED E．STANDARD F．TEXTIO3、VHDL 语言共支持四种常用库，其中哪种库是用户的 VHDL 设计现行工作库。
（ C）A．IEEE 库 B．STD 库 C．WORK 库 D．VITAL 库4、描述项目所实现的逻辑功能的是（B ）。
A．实体 B．结构体 C．配置 D．进程5、VHDL 语言是一种结构化设计语言，一个设计实体（电路模块）的结构体部分描述的是（ B）。
A．模块的外部特性 B．模块的内部功能 C．模块的综合约束D．模块的整体特性6、关键字 CONFIGURATION 定义的是（ D）。
A．结构体 B．进程 C．实体 D．配置一、单选题1、在 VHDL 语法规则中，变量是一个局部量，只能在（C ）和子程序中使用。
A．实体 B．结构体 C．进程 D．配置2、下面数据中属于位矢量的是（D ）。
EDA复习资料
※<习题三>一、填空题1、VHDL语言是__ ______标准化语言。
2、一个完整的VHDL程序包含：__ ___、___ __、__ ___、 ___ __、__ ____五个部分。
3、____ ___部份说明了设计模块的输入/输出接口信号或引脚。
4、____ ___部份描述了设计模块的具体逻辑功能。
5、VHDL提供了四种端口模式：___ __、___ __、___ __、 __ ___。
6、关键字实体的英文是：__ ___。
7、关键字结构体的英文是：___ __。
8、VHDL语言常用的库有：__ ___、__ ___、 ____ _。
9、结构体的描述方式主要有：___ __和__ ___。
10、IEEE库常用的程序包有：__ ___、 _____、 ____ _。
11、程序包由： _____和__ ___构成二、选择题1、ＶＨＤＬ语言程序结构中必不可少的部分是：（）（A）库（B）程序包（C）配置（D）实体和结构体2、ＶＨＤＬ语言端口模式中不允许内部引用该端口信号的是（）：（A）ＩＮ（B）ＯＵＴ（C）ＢＵＦＦＥＲ（D）ＩＮＯＵＴ3、下面哪种VHDL库使用时不需声明（）：（A）IEEE库（B）ASIC库（C）WORK 库（D）ALTERA库4、下面哪种VHDL库使用时不需声明（）：（A）IEEE库（B）ASIC库（C）STD 库（D）ALTERA库5、能反馈输出信号至内部的端口模式是（）：（A）ＩＮ（B）ＯＵＴ（C）ＢＵＦＦＥＲ（D）ＩＮＯＵＴ6、CLK为输入信号，其正确的端口说明是：（）（A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT （D）CLK：BUFFER BIT7、Q0为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：（）（A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT （D）CLK：BUFFER BIT8、STD_LOGIC_1164程序包的正确声明方法是：（）（A）USE STD_LOGIC_1164 （B）USE IEEE.STD_LOGIC_1164（C）USE IEEE.STD_LOGIC_1164.ALL （D）USEWORK.STD_LOGIC_1164.ALL9、类属说明的正确格式是：（）（A）GENERIC(delay:TIME=20us); （B）GENERIC(delay:TIME:=20us);（C）GENERIC(delay TIME=20us); （D）GENERIC(delay=TIME:=20us);10、使用STD_LOGIC数据类型，必须声明库（）（A）ALTERA （B）STD （C）IEEE （D）WORK三、判断题1、IEEE库使用时必须声明。
EDA复习资料
第一部分：选择题1.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是 A 。
A. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。
2.一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体3.MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定4.符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a5.不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_16.1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感7.变量和信号的描述正确的是 B 。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别8.对于信号和变量的说法，哪一个是不正确的： A 。
A.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样9.下列关于信号的说法不正确的是 C 。
A . 信号相当于器件内部的一个数据暂存节点。
B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。
C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。
D. 信号在整个结构体内的任何地方都能适用。
10.在VHDL中 D 不能将信息带出对它定义的当前设计单元。
A. 信号B. 常量C. 数据D. 变量11.可以不必声明而直接引用的数据类型是 C 。
A. STD_LOGICB. STD_LOGIC_VECTORC. BITD. 前面三个答案都是错误的12.STD_LOGIG_1164中定义的高阻是字符 D 。
EDA
考试题型一、填空题（每空1分，共20分）二、单项选择题（每小题3分，共30分）三、简答题（每小题4分，共8分）四、改错题（共12分）五、编程题（每小题10分，共30分）一、填空题：1. ASIC的中文含义是：专用集成电路。
2. VHDL提供了四种端口模式：_IN____、_OUT___、__INOUT___、 BUFFER__。
3. VHDL的数据对象有：____变量_、__常量___、 ___信号__。
4. 位类型（BIT）的取值只有___0__和___1__。
5. SIGNAL b:BIT_VECTOR(6 TO 0),信号b被定义为_7__位位宽。
6. 进程由 __进程说明部分___、__顺序描述语句___、_敏感信号参数表___三部份构成。
7. 一个完整的VHDL程序包含：_ ____、__ ___、_ ____、 _ ____、__ ____五个部分。
8.QuratusII仿真主要分为、。
9. BLOCK内的语句是______语句。
10. 髙密度可编程逻辑器件的主要有和。
11. FPGA的中文含义是：。
12. PLA是简单可编程逻辑器件中用户可配置性最好的器件，因为它的和都是可配置的。
13. CPLD的一般采用结构而FPGA的一般采用结构。
14. IEEE库常用的程序包有：_____、_____、 _____。
15. VHDL语言主要有4类运算：即逻辑运算、关系运算、算术运算和_____。
16. MAX+PLUSII的设计输入通常有_ 原理图输入 __、_ 硬件描述语言 _、波形输入_ 等三种方法。
17. 在VHDL中，把“DATA”定义为变量，数据类型为整数型的语句是___________ ____ 。
18.VHDL程序填空(10分)下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。
下面程序是8位分频器程序设计的VHDL描述，试补充完整。
下面程序是一个10线－4线优先编码器的VHDL描述，试补充完整。
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一、设计题1．请用VHDL中的if语句描述一个D触发器（181页）
2．8选1数据选择器，用VHDL写出源程序。
其中：D7—D0是数据输入端，S2、S1和S0是控制输入端，Y是数据输出端。
当S2、S1、S0=“000”时，D0数据被选中，输出Y=D0；当S2、S1、S0=“001”时，D1数据被选中，输出Y=D1，以次类推。
试用CASE语句描述3-8译码器74LS138的逻辑功能说明：（1）输出为低电平有效；（2）74LS138有3个附加控制端G1、G2A和G2B，当G1＝1，G2A+G2B=0时，译码器处于工作状态，否则译码器被禁止，所有输出端均被封锁为高电平。
3.用VHDL语言设计一个3—8译码器，管脚如图所示，其中en为使能端，sel(2 downto 0)为输入，y(7 downto 0)是输出，实体为dec，结构体为behave。
(P174)
4．用VHDL语言设计一个2—10进制译码器，其中输入a（3 downto 0）：4位BCD码，输出y（9 downto 0）：10位二进制数，实体名为ym2_10，结构体名为rtl。
5．用元件例化语句设计如图所示电路。
元件为2输入与非门YF2，实体名为YF4，结构体名为ab，端口采用如图标称。
（152页）
6.题目：用VHDL语言编写十二进制同步计数器。
引脚定义: reset复位，en计数控制，clk时钟，q(3 downto 0)计数器输出。
7.采用FOR-LOOP语句设计4（或8位）位奇偶校验逻辑电路的VHDL程序。
（参考117，123页，不需要比较功能）
9.四选一数据选择器MUX，其端口定义如下：选择信号输入sel(1 downto 0)；数据输入D3—D0；输出cout。
当sel=“00”时，D0数据被选中，输出cout=D0；当sel=“01”时，D1数据被选中，输出cout=D1，以次类推。
试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。
(a)用if语句。
(b)用case 语句。
(c)用when…else…语句。
（可参考178页）
10. VHDL语言编写4 BIT（4位）二进制同步加法计数器,实体名称为CNT4，引脚定义: RST 复位，EN计数控制，CLK时钟，COUT(3 DOWNTO 0)计数器输出。
（参考161页）或：用VHDL设计一个四位二进制加法计数器（161页）
12.设计十进制数的共阴极数码管显示VHDL程序，其中输入为SR(3 DOWNTO 0),输出端为LED(6 DOWNTO 0)，实
16．利用IF语句描述8-3优先级编码器的功能，端口定义：输入input(7 DOWNTO 0)，输出sc(2 DOWNTO 0)。
13.用VHDL设计一个有使能端（EN）和清零端（CLR）的3BIT（三位）同步加法计数器，其中时钟为CLK，输出端为Q(2 DOWNTO 0)，实体为CNT8，结构体为RTL
15.用VHDL设计一个有使能端（EN）和清零端（CLR）的同步时7进制计数器，其中时钟为clk，输出端为q(2 downto 0)，实体为cnt8，结构体为behave。
8.用VHDL语言编写D触发器行为描述程序。
要求：实体名称为dff；结构体为rtl；端口：输入为d，clk，输出为q 。
17.用VHDL设计一个有使能端（en）和清零端（rst）的同步十进制计数器，其中时钟为clk，输出端为q(3 downto 0)，实体为count10，结构体为behave。
18.用VHDL设计一个具有清零功能的组合逻辑电路十进制加法器（清零：clr,输入：in1；输出out1）。
（139页）。
（185页）。
19. 用VHDL设计一个具有同步复位功能的D触发器（输入：D,CKL,RESET;输出：Q）
20.用VHDL设计一个8位寄存器(锁存器)。
（输入：D,CLK;输出：Q）（185页）（或
21.用VHDL设计一个8位右移寄存器（输入：CLK,DIN；输出：QB）。