已看_ISE、chipscope、modelsim简易使用教程
ModelSim使用说明
ModelSim使用说明
这里将简单介绍modelSim的使用，以及如何脱离ISE进行仿真。
首先，我们打开ModelSim。
Workspace里面看到的是ModelSim中的库。
我们在File->New->Project添加一个新的工程：
输入名字，然后OK。
在出来的对话框中添加已经存在的文件，或者新建文件。
这里我们添加了之前各个模块的文件，Top文件，这里选择将文件保留在原位置：
并新建了一个test.v的测试用例。
在该例中，#50表示在上一句之后延时50个Cycles，一个Cycle的时间为`timescale 1ns/1ps 中的1ns。
而Always #50 clk=~clk;则创建了一个周期100ns的时钟。
在Workspace的Project中，右键选择Project Settings：
将File Type改为Verilog。
在Workspace的Project中，右键选择Add To Project->Simulation Configuration：
选择TipyMIPS下的test，并钩掉优化。
保存
在菜单View中，选择Wave，即可开始仿真。
当更改源代码后，只需重新编译。
然后Restart即可点击Run重新仿真。
上图中的Runtime Options可以更改Run一次的时间，如下：。
modelsim详细使用教程(一看就会)
Modelsim详细使用方法很多的modelsim教程中都讲得很丰富，但忽视了对整个仿真过程的清晰解读，而且都是拿counter范例举例子，有些小白就不会迁移了。
这里我们着眼于能顺利的跑通一个自己写的程序，一步一步的讲解，如果你是一个初学者，这再适合你不过了，虽然貌似字写得比较多，那是因为写得相当的详细，一看就会啦O(∩_∩)O~一、建立工程1、在建立工程（project）前，先建立一个工作库（library），一般将这个library命名为work。
尤其是第一次运行modelsim时，是没有这个“work”的。
但我们的project 一般都是在这个work下面工作的，所以有必要先建立这个work。
File→new→library点击library后会弹出一个对话框，问是否要创建work，点击OK。
就能看见work.2、如果在library中有work，就不必执行上一步骤了，直接新建工程。
File→new→project会弹出在Project Name中写入工程的名字，这里我们写一个二分频器，所以命名half_clk,然后点击OK。
会出现由于我们是要仿一个自己写的程序，所以这里我们选择Create New File。
在File Name中写入文件名（这里的file name和刚刚建立的project name可以一致也可以不一致）。
注意Add file as type 要选择成Verilog（默认的是VHDL），然后OK。
发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点close。
并且在project中出现了一个half_clk.V的文件，这个就是我们刚刚新建的那个file。
这样工程就建立完毕了。
二、写代码：1、写主程序：双击half_clk.v文件会出现程序编辑区，在这个区间里写好自己的程序，这里我们写一个简单的二分频的代码：module half_clk_dai(clk_in,rst,clk_out);input clk_in;input rst;output clk_out;reg clk_out;always @(posedge clk_in or negedge rst)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;endendmodule写完代码后，不能马上就编译，要先保存，否则，编译无效。
Ise&Modelsim的使用
Xilinx公司ISE12.2软件介绍
--工作区（Workspace）子窗口
工作区子窗口提供了设计总结、文本编辑器、ISE 仿真器/波形编辑器、原理图编辑器功能。 设计总结提供了关于该设计工程的更高级信息，包 括信息概况、芯片资源利用报告、与布局布线相关性能 数据、约束信息和总结信息等。 源文件和其它文本文件可以通过设计人员指定的编 辑工具打开。编辑工具的选择由Edit->Preference属性决 定，默认ISE的文本编辑器，通过该编辑器可以编辑源 文件和用户文档，也可以访问语言模板。
仿真
仿真分为功能仿真,门级仿真,时序仿真
功能仿真(前仿真,代码仿真)
主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路 门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合FPGA代 码是用RTL级代码语言描述的，其输入为RTL级代码与Testbench.在设计 的最初阶段发现问题,可节省大量的精力
Xilinx公司ISE12.2软件介绍
--源文件(source）子窗口
这个窗口有三个标签：源（Source）、Snapshots（快 照）、Library（库）。 源标签内显示工程名、指定的芯片和设计相关文档。 在设计视图的每一个文件都有一个相关的图标，这个 图标显示的是文件的类型（HDL文件、原理图、IP核和文 本文件）。‘+’表示该设计文件包含了更低层次的设计模 块。 标签内显示的是目前所打开文件快照。一个快照是在 该工程里所有文件的一个拷贝。通过该标签可以察看报 告、用户文档和源文件。该标签下所有的信息只读。 库标签内显示与当前工程相关的库。
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工程管理区
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源文件编辑区
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过程管理区
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信息显示区
modelism简明操作指南
第一章介绍ModelSim的简要使用方法第一课 Create a Project1．第一次打开ModelSim会出现Welcome to ModelSim对话框，选取Create a Project,或者选取File\New\Project,然后会打开Create Project对话框。
2．在Create Project对话框中，填写test作为Project Name；选取路径Project Location作为Project文件的存储目录；保留Default Library Name设置为work。
3．选取OK,会看到工作区出现Project and Library Tab。
4．下一步是添加包含设计单元的文件，在工作区的Project page中，点击鼠标右键，选取Add File to Project。
5．在这次练习中我们加两个文件，点击Add File to Project对话框中的Browse 按钮，打开ModelSim安装路径中的example目录，选取counter.v和tcounter.v，再选取Reference from current location，然后点击OK。
6．在工作区的Project page中，单击右键，选取Compile All。
7．两个文件编译了，鼠标点击Library Tab栏，将会看到两个编译了的设计单元列了出来。
看不到就要把Library的工作域设为work。
8．最后一不是导入一个设计单元，双击Library Tab中的counter，将会出现Sim Tab,其中显示了counter设计单元的结构。
也可以Design\Load design 来导入设计。
到这一步通常就开始运行仿真和分析，以及调试设计，不过这些工作在以后的课程中来完成。
结束仿真选取Design \ End Simulation，结束Project选取File \ Close \ Project。
ISE软件使用说明
ISE软件使用说明ISE（Integrated Software Environment）软件是由赛灵思公司（Xilinx Inc.）开发的一款用于设计和开发数字电路的软件工具。
该软件提供了一个集成的环境，用于设计、模拟和验证数字电路。
本文将介绍ISE软件的安装和基本使用方法，以帮助用户快速上手。
一、安装ISE软件2.根据安装程序的提示，选择安装的目标文件夹和所需的组件。
3.等待安装程序完成安装。
二、打开ISE软件打开ISE软件后，会出现一个欢迎界面，用户可以选择新建项目、打开已有项目或者直接进入ISE工具链。
三、创建新项目1. 点击“New Project”按钮，进入新项目设置页面。
2.输入项目的名称和路径，选择项目类型和芯片系列。
3. 点击“Next”按钮，进入项目配置页面。
4.在此页面中，用户可以添加需要使用的源文件、约束文件和IP核等。
5. 点击“Next”按钮，进入总结页面。
6. 点击“Finish”按钮，完成项目创建。
四、设计源文件在ISE软件中，用户可以使用HDL（硬件描述语言）进行设计源文件的编写。
ISE软件支持的HDL语言有VHDL和Verilog。
1. 在项目视图中，右键点击“Source”文件夹，选择“New Source”。
2.在弹出的对话框中，选择源文件类型和语言。
3. 输入文件的名称和路径，点击“Finish”按钮。
五、添加约束文件约束文件用于定义电路的时序、引脚映射等信息，以确保电路的正常工作。
1. 在项目视图中，右键点击“Constraints”文件夹，选择“New Source”。
2.在弹出的对话框中，选择约束文件类型。
3. 输入文件的名称和路径，点击“Finish”按钮。
六、综合与实现在进行综合和实现之前，需要根据设计需求进行一些设置和配置。
1. 在项目视图中，右键点击项目名称，选择“Properties”。
2.在弹出的对话框中，选择“SYNTHESIS”或“IMPLEMENTATION”选项卡。
Modelsim使用简明指南
Modelsim使用简明指南1 前言作为一种简单易用，功能强大的逻辑仿真工具，Modelsim具有广泛的应用。
这里对ModelSim作一个入门性的简单介绍。
首先介绍ModelSim的代码仿真，然后介绍门级仿真和时序验证。
2 代码仿真在完成一个设计的代码编写工作之后，可以直接对代码进行仿真，检测源代码是否符合功能要求。
这时，仿真的对象为HDL代码，比较直观，速度比较快，可以进行与软件相类似的多种手段的调试（如单步执行等）。
在设计的最初阶段发现问题，可以节省大量的精力。
2.1 代码仿真需要的文件1．设计HDL源代码：可以使VHDL语言或Verilog语言。
2．测试激励代码：根据设计要求输入/输出的激励程序，由于不需要进行综合，书写具有很大的灵活性。
3．仿真模型/库：根据设计内调用的器件供应商提供的模块而定，如：FIFO（Altera常用的FIFO有：lpm_fifo /lpm_fifo_dc等）、DPRAM等。
2.2 代码仿真步骤1．建立工程：在ModelSim中建立Project。
如图2.1所示，点击File⇨New⇨Project，得到Creata Project的弹出窗口，如图2.2所示。
在Project Name栏中填写你的项目名字，建议和你的顶层文件名字一致。
Project Location是你的工作目录，你可通过Brose按钮来选择或改变。
Ddfault Library Name可以采用工具默认的work。
图2.1图2.22．给工程加入文件：ModelSim会自动弹出Add Items to the project窗口，如图2.3所示。
选择Add Exsiting File后，根据相应提示将文件加到该Project中。
图2.33．编译：编译（包括源代码和库文件的编译）。
编译可点击Comlile⇨Comlile All来完成。
4．装载文件：如图2.4，点击Simulate⇨Simulate…后，如图2.5所示，选定顶层文件（激励文件），ADD加入，然后点击LOAD，装载。
Modelsim初级使用教程（转）
Modelsim初级使用教程（转）一、 Modelsim简介Modelsim仿真工具是Model公司开发的。
它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。
对于初学者，modelsim自带的教程是一个很好的选择，在Help->SE PDF Documentation->Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。
但是它也有缺点，就是它里面所有事例的初期准备工作都已经放在example文件夹里，直接将它们添加到modelsim就可以用，它假设使用者对当前操作的前期准备工作都已经很熟悉，所以初学者往往不知道如何做当前操作的前期准备。
二、安装同许多其他软件一样，Modelsim SE 同样需要合法的License,通常我们用Kengen产生license.dat。
1 解压安装工具包开始安装，安装时选择Full product安装。
当出现Install Hardware Security Key Driver时选择否。
当出现Add Modelsim T o Path选择是。
出现Modelsim License Wizard时选择Close。
2 在C盘根目录新建一个文件夹flexlm，用Keygen产生一个License.dat,然后复制到该文件夹下。
若License通过，但是打开ModelSim仍出错，则将系统时间调到2008年之前，重新生成License，再将时间调回来即可。
3 修改系统的环境变量。
右键点击桌面我的电脑图标，属性->高级->环境变量->（系统变量）新建。
ISE工程建立和调用modelsim以及仿真波形保存
ISE工程建立和调用modelsim 以及仿真波形保存————————————————————————————————作者：————————————————————————————————日期：ISE工程建立和调用modelsim以及仿真波形保存(软件版本：Xilinx ISE Design Suite 12.1和Modelsim SE 6.5c) ISE打开后的默认界面如下图所示图1点击File/New File 或者Project commands框中的New File按键如图2所示，进入图3图2选择合适的工作路径，输入工程名称点击Next如图3所示，结果如图4所示。
图3如下图所示，进入器件属性对话框，如图4所示，本步骤中Family为器件系列，Device为具体器件型号，Package为器件封装，Speed为速度等级，Simulator 选择仿真器。
点击Next进入图5。
点击finish进入图6界面。
图4图5点击左侧的新建文件New Source快捷键，进入图7其中的IP为新建ip核文件，Schematic为新建原理图文件，Verilog Module为新建Verilog文件，Verilog Test Fixture为新建Verilog仿真文件，VHDL Module为新建VHDL文件，VHDL Test Fixture为新建VHDL仿真文件，其他不怎么常用，这里不作介绍。
图6其中的IP为新建ip核文件，Schematic为新建原理图文件，Verilog Module 为新建Verilog文件，Verilog Test Fixture为新建Verilog仿真文件，VHDL Module 为新建VHDL文件，VHDL Test Fixture为新建VHDL仿真文件，其他不怎么常用，这里不作介绍。
图7如下图所示选择建立Verilog文件，右侧输入文件名称，点击Next进入图9图8图9点击Next得到图10点击Finish，进入程序输入界面，如图11所示。
ModelSim简明使用教程
ModelSim6.1入门教程因为本人在初学Verilog 编程语言时，觉得很难上手的是使用ModelSim ，所以今天和大家交流一下，好了，闲话不多说了，我们开始吧！1，打开ModelSim 的画面如下：标准的windows 界面，最上面是菜单栏，以及菜单栏的一些快捷方式。
左边是工作空间，里面显示的是一些库文件。
右边是编辑区，最下面是交互区，可以通过命令完成所有的操作。
我们在此只讲一些基本的命令输入，以完成仿真。
2，建立工程，如图所示：单击Project 之后，画面如下：菜单快捷栏工作空间栏编辑栏仿真交互栏在图中Project Name中输入AND_2，这也是我们建立的第一个工程，路径选择如下图所示，默认库名我们用默认的work。
这一步完成之后，点击ok，如下图：单击ok后，如下图：其实应该没有右边的那个Creat Project File选择框，只有左边的Add items to the Project，呵呵，在此偷懒了。
单击Add items to the Project中的Creat New File（如果你已经写好了代码，可以通过点击Add Existing Flie添加），如下图：在File Name中输入AND_2，在Add file as type选项中选择Verilog，其他的使用默认即可。
单击ok。
在工作空间中添加了名为AND_2的文件，如图。
状态是“？”，说明没有通过编译。
其实咱还没开始写代码呢！好了，现在开始正式写代码了。
双击图中AND_2文件那一行的任何地方，就会打开右边的编辑区，和其他IDE 工具一样，使用编辑器，输入如下代码：module AND_2(clk,rst,A,B,C);input clk,rst,A,B;output C;reg C;always@(posedge clk or negedgeif(!rst)C <=1'b0;elseC <=A&B;Endmodule 输入完成后，单击保存。
ise里用chipscope
Chipscope的使用本来论文都差不多了，但是老师说缺少实验数据，没有办法，自己再加班加点补吧。
好在自己恰好有ChipScope的盘，于是赶快安装上，临阵磨枪，突击看了一晚上，有了一点点概念，这次记一下，下次就不用绞尽脑汁了。
还要感谢King帮忙查找资料。
逻辑分析仪的产生有两种方法：Core Generator（核产生器）和Core Inserter（核插入器），第一种方法产生内核，将这些内核例化后添加到原设计文件，最后综合，实现，下载。
第二种方法不需要修改原文件，它是将生成的内核添加到综合后的网表文件中，所以我们采用第二种方方法。
Core Inserter 的流程为：1）的RTL 综合成Netlist；2）调用Core Inserter 插入逻辑分析仪；3）布置和布局；4）产生bit 文件下载验证。
1. 首先用ISE对所设计的文件进行综合，然后再添加新建文件，选择ChipScope Definition 文件，选择完毕之后，添加到ISE工程。
2.对core Inserter进行配置，选择器件族，其它的默认即可，接下来是选择数据位宽，捕捉对比，进行信号连线等配置，可以根据自己的情况详细设置。
需要注意的是综合的设置需要保存Keep Hierarchy，防止优化过度。
3.按照以前运行ISE的步骤即可，知道最后下载到FPGA开发板，在ISE的最后会有ChipS cope Pro Analyze，然后点击，就运行逻辑分析仪。
然后点击JTAG连接方式，我的是用U SB的，然后选择[Device] configure 进行器件配置。
在window菜单下面可以选择触发设置窗口等选项，然后运行就可以观察你想要的波形了。
搭建Xilinx开发环境（3）…… 使用ChipScope进行调试Xilinx的ChipScope工具就相当于Altera的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。
modelsim教程
ModelSim教程简介ModelSim是一种常用的硬件描述语言仿真器，它广泛应用于数字电路设计、验证和测试。
本教程将介绍ModelSim的基本知识和使用方法，帮助读者快速上手ModelSim，并顺利完成数字电路仿真和验证工作。
目录1.安装ModelSim2.创建工程3.设计代码编写4.编译和仿真5.波形查看和分析6.仿真高级特性7.总结安装 ModelSim首先，您需要下载和安装 ModelSim。
您可以从 Mentor Graphics（ModelSim的开发商）的官方网站上找到适用于您的操作系统版本的安装程序。
下载完成后，按照安装向导的提示进行安装，并确保将安装目录添加到系统的环境变量中。
创建工程在开始使用 ModelSim之前，您需要创建一个工程，用于组织和管理您的设计代码。
以下是创建ModelSim工程的基本步骤：1.打开 ModelSim，并选择“File -> New -> Project”。
2.在弹出的对话框中，选择要保存工程的目录和工程名称，并点击“Next”。
3.在下一步中，您可以选择是否添加已有文件到工程中，或者选择直接创建新的设计文件。
完成后，点击“Next”。
4.在下一步中，您可以选择激活某些特性，如代码覆盖率、时序分析等。
完成后，点击“Next”。
5.最后，点击“Finish”来完成工程的创建。
设计代码编写在 ModelSim中，您可以使用HDL（硬件描述语言）编写您的设计代码。
常用的HDL语言包括VHDL和Verilog。
以下是一个简单的VHDL代码示例：-- Counter.vhdentity Counter isport (clk :in std_logic;rst :in std_logic;count :out unsigned(7downto0));end entity Counter;architecture Behavioral of Counter issignal internal_count :unsigned(7downto0); beginprocess(clk, rst)beginif rst ='1'theninternal_count <= (others=>'0');elsif rising_edge(clk) thenif internal_count =8theninternal_count <= (others=>'0');elseinternal_count <= internal_count +1;end if;end if;end process;count <= internal_count;end architecture Behavioral;编译和仿真编译和仿真是在ModelSim中运行设计代码并生成波形的关键步骤。
Modelsim软件的使用方法
5. 点击simulate-start simulation，选中design标签 work库下testbench文件，点击ok。 6. workspace窗口出现sim标签，右键testbench文 件，选择add to wave ，然后点击开始仿真按钮 即可，执行仿真，仿真结果如下图：
4.2.4 综合后仿真（续1）
图10.28 打开EDA tools settings
图10.29 设置网表输出项目
4.2.4 综合后仿真（续1）
图10.30 设置网表输出项目
4.2.4 综合后仿真（续2）
3．启动仿真器，加载仿真文件counter_tb，进行仿真，观察 仿真波形。本次需要Altera仿真库的元件库cycloneII，如 果资料库中没有，则需要加载该库。 仿真结果如下：
4.2.2 Modelsim仿真步骤(续5)
4、 启动仿真器并加载设计顶层
（2）在主窗口中出 现Object窗口，右键单 击Object窗口中的任 意信号，选择add to wave/ signals in region 或者是右键选中sim 窗口中加载的顶层设 计名，选中add to wave， 就可以打开波形窗口， 并将所有信号都加载 到波形窗口当中 。 如右图所示。
3、时序仿真 • 时序仿真也称为布局布线后仿真或者后仿真，是指电路已经映射到特
定的工艺环境后，综合考虑电路的路径延时与门延时的影响，验证电 路的行为是否能够在一定时序条件下满足设计构想的功能。 布线抽象出的门级网表、Testbench以及扩展名为SDO的标准延时文 件。 际运行情况是否一致，确保设计的可靠性和稳定性。
4.2.5 时序仿真
时序仿真的步骤跟综合后仿真大致相同，所不同的是 添加的文件不完全一样。其具体步骤如下： 1、在工作库work下建立一个工程project_shx，方法和功能 仿真中建立prtoject_gn一样； 2、工程中需要添加的文件有顶层设计文件counter，测试文 件counter_tb、QuartusII中编译生成的网表文件和延时 文件_vhd.sdo； _vhd.sdo文件的生成可以参考综合后仿真中网表 文件的生成方法，所不同的是在图10.30的设置中将 Generate netlist functional simulate only置为 “off”，点击OK保存设置，回到QuartusII主窗口后编译 文件，编译完成后，在counter文件夹下面能看到一个名 为counter_vhd.sdo文件，这个文件就是综合后仿真所需 要的延时文件。
ise_chipscope使用实例详细
在ISE 设计流程中使用ChipScope Pro 内核的实例－修正版这一节介绍一个在ISE设计中使用ChipScope Pro Core Inserter和ChipScope Pro Analyzer的例子。
1. 在ISE中建立一个工程count4，选择相应的器件，添加代码count4.v，count4.v是一个简单的4位记数器，其代码如下：module count4(out,reset,clk);output[3:0] out;input reset,clk;reg[3:0] out;always @(posedge clk)beginif (reset) out<=0;else out<=out+1;endendmodule图5.1 新建一个工程图5.2 选择器件图5.3 添加代码到工程中图5.4 工程概况2．设置管脚约束图5.5 添加管脚约束3．综合注意：综合的时候要保留设计层次，XST缺省设置是将设计打平以取得好的综合效果，Synplifcity缺省设置是保留设计层次。
本例是用XST综合的所以需要修改综合设置图5.6 设置 keep hierarchy4． Translate注意：在ISE中做Translate的时候需要设置Preserve Hierarchy on Sub module. 缺省情况下为不设置.图5.7 设置 Preserve Hierarchy on Sub module图5.8 插入Core 前的ISE 工程窗口生成网表5．通过ChipScope Pro Core Inserter插入内核，具体步骤和设置详见第3部分////////////////////////////////////////////////////////////////////// ChipScope Pro Core Inserter的使用上面介绍的方法是使用ChipScope Pro Core Generator 产生内核，然后在设计中作为元件调用，然而，我们也可以使用ChipScope Pro Core Inserter 直接将内核植入EDIF 或者XST 网表。
ModelSim快速入门
ModelSim快速⼊门ModelSim是业界最优秀的HDL仿真⼯具，在电路设计、FPGA开发中经常使⽤。
笔者在学习FPGA中联合仿真再次⽤到ModelSim时发现课程中学到的已经遗忘过半，所以决定整理成⽂，作为⽇后参考，⽔平有限望批评指正。
ModelSim软件包含多个版本：SE、PE、LE和OEM版本，其中SE版本功能最多仿真速度最快，OEM定制版如：Altera的AE版和Xilinx的XE版功能有⼀定限制。
对于学习⽽⾔可以选择任何版本。
本⽂是第⼀篇，主要介绍了ModelSim的安装和快速⼊门。
软件以ModelSim SE-64 10.4为例，使⽤Verilog HDL语⾔，操作系统为Windows 7 sp1 Ultimate x64。
软件安装ModelSim的安装⽐较简单，1）双击打开软件：等待解压完成后显⽰欢迎界⾯，单击Next：2）选择安装路径。
这⾥注意，很多EDA⼯具安装路径不要出现中⽂和空格，单击Next：3）接受许可条款，单击Agree：4）开始安装，在此过程中会弹出是否创建快捷⽅式和加⼊环境变量对话框，Yes即可，进度条完成后：5）出现install hardware security key driver，选择No：6）安装完成。
此时启动软件会提⽰License错误。
软件激活激活程序通常会随软件⼀起打包，⽅法各不相同，通常只需⽣成License并设置环境变量指向License。
为⽀持正版在此不提供破解⽅法。
启动软件正确激活后可以启动软件，勾选don't show this dialog again并关闭欢迎界⾯后，如图：软件已经包含了⼏个库，在此我们新建⾃⼰的work库，⽤来包含所有编译的设计单元：File > new > Library: 默认使⽤work 即可：快速⼊门ModelSim可以使⽤命令⾏或图形界⾯操作，在此⽰例性的新建⼀个⼯程并完成仿真，认识软件布局和常⽤操作。
modelsim详细使用教程(一看就会)
Modelsim详细使用方法很多的modelsim教程中都讲得很丰富，但忽视了对整个仿真过程的清晰解读，而且都是拿counter范例举例子，有些小白就不会迁移了。
这里我们着眼于能顺利的跑通一个自己写的程序，一步一步的讲解，如果你是一个初学者，这再适合你不过了，虽然貌似字写得比较多，那是因为写得相当的详细，一看就会啦O(∩_∩)O~一、建立工程1、在建立工程（project）前，先建立一个工作库（library），一般将这个library命名为work。
尤其是第一次运行modelsim时，是没有这个“work”的。
但我们的project 一般都是在这个work下面工作的，所以有必要先建立这个work。
File→new→library点击library后会弹出一个对话框，问是否要创建work，点击OK。
就能看见work.2、如果在library中有work，就不必执行上一步骤了，直接新建工程。
File→new→project会弹出在Project Name中写入工程的名字，这里我们写一个二分频器，所以命名half_clk,然后点击OK。
会出现由于我们是要仿一个自己写的程序，所以这里我们选择Create New File。
在File Name中写入文件名（这里的file name和刚刚建立的project name可以一致也可以不一致）。
注意Add file as type 要选择成Verilog（默认的是VHDL），然后OK。
发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点close。
并且在project中出现了一个half_clk.V的文件，这个就是我们刚刚新建的那个file。
这样工程就建立完毕了。
二、写代码：1、写主程序：双击half_clk.v文件会出现程序编辑区，在这个区间里写好自己的程序，这里我们写一个简单的二分频的代码：module half_clk_dai(clk_in,rst,clk_out);input clk_in;input rst;output clk_out;reg clk_out;always @(posedge clk_in or negedge rst)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;endendmodule写完代码后，不能马上就编译，要先保存，否则，编译无效。
ISE的使用说明
ISE的使用说明ISE是集成电路设计中常用的一种工具，是一种综合软件环境，它用于设计目的，例如创建和测试电路设计的逻辑模型。
本文将详细介绍ISE 的使用说明，包括安装步骤、主要功能、常用操作和调试技巧。
一、安装步骤2.运行安装程序：双击安装程序启动安装流程，按照提示完成安装向导。
3.设置安装选项：在安装向导中，您可以选择安装目录、添加快捷方式和其他个性化设置。
4.完成安装：等待安装程序完成所有必要文件的复制和配置，安装完成后重启计算机。
二、主要功能1.逻辑设计：ISE提供了丰富的逻辑设计工具，包括原理图设计、硬件描述语言编写和逻辑优化等功能。
用户可以通过拖放元件、连接线和逻辑门，创建电路的逻辑模型。
2.约束设置：ISE允许用户定义各种约束条件，如时钟频率、延迟限制和电气规范等。
这些约束条件对于确保设计的正确性和性能至关重要。
3.仿真和验证：ISE提供了强大的仿真和验证工具，以验证设计的功能和时序正确性。
用户可以模拟不同输入情况下的电路行为，并通过波形查看器等工具进行调试和分析。
4.综合和布局布线：ISE可以将逻辑设计综合为电路网表，并根据指定的目标器件和约束条件进行布局布线。
综合和布局布线的结果直接影响电路的性能和可靠性。
6.文档生成：ISE可以根据设计规范和用户的需求，自动生成各种设计文档，如用户手册、接口定义和设计报告等。
这些文档对于设计团队的交流和项目管理非常重要。
三、常用操作2.添加文件：在工程中，用户可以添加设计文件、约束文件和仿真文件等。
这些文件描述了电路的结构、约束条件和仿真模型，是设计的基础。
3.进行综合和优化：在添加文件后，用户需要对设计进行综合和优化，以便生成电路网表。
综合和优化的操作可以通过综合工具和约束文件完成。
4.进行布局布线：综合完成后，用户需要对设计进行布局布线，以生成具体的物理布局。
布局布线的操作可以通过布局布线工具和约束文件完成。
5.进行仿真和验证：在布局布线完成后，用户可以使用ISE提供的仿真和验证工具，对设计进行功能和时序验证。
ModelSim入门教程
• 在出现的Add Simulation Configuration对话框的右下角打开optimization options， 打开后切换到Options选项卡页面，在optimization Level中选择Disable optimization， 如图：
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• 点击ok后，返回Add Simulation Configuration对话框，在Optimization栏中关闭 Enable Optimiztion，再展开work目录，选中test_counter8，之后save保存，如图：
它支持verilogvhdl以及他们的混合仿真它可以将整个程序分步执行使设计者直接看到他的程序下一步要执行的语句而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值可以在dataflow窗口查看某一单元或模块的输入输出的连续变化等比quartus自带的仿真器功能强大的多是目前业界最通用的仿真器之一
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3.为工程添加文件 工程建立后,选择Add Exsiting File后，根据相应提示将文件加到该Project中 这里是count4.v和其测试向量count_tp.v,源代码如下:
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4.编译文件 编译（包括源代码和库文件的编译）。编译可点击ComlileComlile All来完成。
注:/electronic/76/electrical202060214186 _1.html
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仿真
仿真分为功能仿真,门级仿真,时序仿真
功能仿真(前仿真,代码仿真)
主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路 门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合FPGA代 码是用RTL级代码语言描述的，其输入为RTL级代码与Testbench.在设计 的最初阶段发现问题,可节省大量的精力
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
工具软件的使用
前仿验证需要应用的软件主要包括开发软件Xilinx ISE 10.1，Modelsim 6.2b，监测软件Chipscopee Pro Analyzer。
参数配置方法和软件使用流程按照下述使用步骤。
2.1 ISE的使用
1）点击“start”菜单里面的“Xilinx ISE 10.1”，进入主界面。
图2.1 ISE主界面
2）点击菜单里面的“file->new project”,进入以下界面。
图2.2 工程的建立
3）在project name中输入所要建立的工程名“rfid_typeb(举例)”，点击
“next”。
图2.3 工程的命名
4）点击next，根据FPGA的型号选择环境参数。
family：virtex2p；
device：XC2VP30；
Package：FFG896 ；
synthesis tool：Synplify（verilog）；
simulator：modelsim_se verilog；
preferred language：verilog。
选择好以后点击next。
图2.4 工作条件的配置
5）准备好要验证的verilog文件，继续点击“next”，点击“add source”按钮添加verilog代码，添加后依次点击“next—>ok—>finish”。
图2.5 添加验证文件
图2.6 确认添加的文件
图2.7 文件添加成功
图2.8 成功创建工程后的ISE主界面
7）双击“synthesis-Synplify”按钮，运行正确以后，会出现“√”的标
志。
8）配置管脚点击“user constraints”中的“floorplan IO-pre synthesis”。
18000-6B 256bits存储器设计中的管脚设置的例子如下。
图2.11管脚配置的
配置好管脚之后按保存按钮然后关闭。
9）综合布局布线生成下载文件“.bit”文件。
右击“generate programming file”选中“run all”，运行结束后，会有“√”的标志。
图2.12 综合布局布线
10）双击“configure target device”连接开发板。
图2.13 连接开发板
点击“finish”按钮。
图2.14 目标板连接成功
11）下载bit文件。
连续点击两次“cancell”按钮选中“rfid.bit”点击“open”按钮。
图2.15 选择要下载的bit文件
点击“ok”后出现以下界面。
选中“device 3（FPGA，xc2vp30）”点击“ok”按钮，进入下载页面。
选中“rfid.bit”文件，点击“program”。
图2.19 下载bit文件
图2.20 下载成功
2.2 Chipscopee的使用
1）在现有文件中添加“Chipscope”文件。
图2.21 添加“Chipscope”文件
2）选中“Chipscope Definition and Connection File”，在“file name”中输入要建立的文件名,连续点击“next——>next——>finish”按钮，后会生
成Chipscope文件。
图2.22 文件的命名和建立
3）双击“rfid_typeb.cdc”文件，进入配置界面。
图2.24 Chipscope配置界面
4）连续点击两个“next”按钮后进入观察信号配置界面，对需要观测的信
号进行配置。
图2.25 观测信号配置界面
根据实际需求选择触发条件，点击“next”，进入“capture parameters”，
设置采样深度和采样信号总数。
选择“trigger signal”，设置出触发信号。
选择“clock signal”，设置采样时钟。
选择需要观察的数据信号。
图2.29 选择需要观察的数据信号
点击“ok”，然后点击“return to project navigator”，保存配置后退
出。
图2.30 保存配置后退出
5）运行Chipscope观测波形。
进入ISE主界面重新综合一次。
图2.31 对添加Chipscope后工程进行重新综合
运行正确后双击“analyze design using Chipscope”进入Chipscope主界
面。
点击左上角的按钮“Open Cable/Search JTAG Chain”按钮进入观察界面。
对观测的数据通道进行重命名。
点击运行可以得到从Chipscope中观察的波形。
图2.35 观测得到的信号波形
2.3 Modelsim 6.2b的使用
Modelsim的使用步骤可以分为四步：创建工程、添加verilog代码文件、
编译、仿真。
1）创建工程。
选择“file→new→project”,出现如下图的对话框，输入工程名称和存放
的路径，输入library name，缺省状态下为work。
图2.44 创建工程
2）添加verilog代码。
这一步的目的是将verilog文件添加到创建好的工程中，要添加的文件可以是已经创建好的，也可以建立空白的源文件。
由于已经准备好了源文件代码，点击“add existing file”将代码添加到工程中。
然后点击“ok”。
图2.45 添加verilog代码
3）编译工程。
编译所有测试代码和测试模块。
选择“compile”中的“compile all”，如下图所示。
如果编译失败，双击错误信息可以直接转到出错代码处。
图2.46 编译成功
4）仿真。
首先是调用设计，选择“simulate→start simulate”，出现下图2.47的对话框。
选择该模块的“testbanch”文件，出现下面图2.48所示的窗口。
单击右键将所希望观测的信号添加到“wave”窗口里面，如图2.49所示，选择“simulate→run→run all”，出现2.50所示的波形。
图2.47 simulate运行后的窗口
图2.48 选择要分析的模块
图2.49 添加要观测的波形
图2.50 仿真后观察到的波形。