MODELSIM经典教程
modelsim精选入门教程
FPGA的设计过程中，modelsin是我们最常用的工具之一，大部分FPGA的初学者对Modelsim的使用不熟练，也只能使用最简单的一部分，其实它的功能很强打，在这里我就modelsim的使用写个详细文档，希望对初学者有帮助。
共13部分，今天先写第一部分，每周写一部分，大家要有耐心，嘿嘿。
一、概述ModelSim能够对VHDL、Verilog、SystemVerilog、SystemC和混合语言设计的仿真和验证。
有三种仿真模式（1）基本仿真流程，这是最简单的仿真方法，不用建立工程创建work库：打开modelsim，在file菜单下，点new-libraryWork 是modelsim 默认的库，也可以改成自己有含义的名字， 也可以通过输入命令建立库 如在modelsim 〉 vlib wwww 回车，则建立了wwww 库编译文件建立库完成后，你该把你的设计文件在库里面进行编译，方法有菜单操作和命令输入两种菜单操作：在copile 菜单下点compile 选项，或 在modelsim 〉下输入 vcom ，回车。
运行仿真编译完成后，唤醒testbench文件进行仿真，在菜单simulate菜单下点击start simulate….按钮或在命令行输入Vsim命令，回车在菜单栏，点击view- Debug Windows –Wave，打开wave窗口，添加需观测的信号进入波形文件。
可以右键添加，也可以用鼠标直接拖进wave中运行输入run 100ns回车或simulate—run—run 100ns 或观看仿真波形（2）通过建立项目进行仿真仿真流程如下图首先建立一个工程添加文件编译文件菜单操作：在copile菜单下点compile all选项，或在modelsim〉下输入vcom ，回车在工程目录下编译文件运行仿真，此过程同前面相同添加信号进入波形文件运行上面三过程均与前面相同。
（3）多个库的仿真流程在modelsim仿真中，也可以使用多个库进行仿真，仿真流程如下。
QUARTUSⅡ10波形仿真(ModelSim)入门教程
QUARTUSⅡ10仿真（ModelSim）入门教程平台软件：ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition内容1 设计流程使用ModelSim仿真的基本流程为：图1.1 使用ModelSim仿真的基本流程2 开始2.1 新建工程打开ModelSim后，其画面如图2.1所示。
图2.1 ModelSim画面1. 选择File>New>Preject创建一个新工程。
打开的Create Project对话框窗口，可以指定工程的名称、路径和缺省库名称。
一般情况下，设定Default Library Name为work。
指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。
该对话框如图2. 2所示，此外还允许通过选择.ini文件来映射库设置，或者将其直接拷贝至工程中。
图2.2 创建工程的对话框2. 按照图2.3所示，设置Project Name为LED_FLOW，Project Location为D:/led_flow。
图2.3 输入工程信息当单击OK按钮后，在主体窗口的下方将出现Create Project标签，如图2.4所示。
图2.4 Project标签3. 之后，将出现Add Items to the Project的对话框，如图2.5所示。
图2.5 在工程中，添加新项目2.2 在工程中，添加新项目在Add Items to the Project对话框中，包括以下选项：∙Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件∙Add Existing File——添加一个已存在的文件∙Create Simulation——创建指定源文件和仿真选项的仿真配置∙Create New Folder——创建一个新的组织文件夹1. 单击Create New File。
打开图2.6所示窗口。
MODELSIM经典教程
Liyong xjtu’soc center
工程文件test.mpf
1)当下次再次打开这个工程时， modelsim从mpf文件中读取关于库 的定位、启动文件的定位、 ModelSim其他缺省设定等信息 2)在建立工程时，modelsim从初始 化文件 modelsim.ini中获取各种信 息，包括[Library] [vcom] [vlog] [vsim] [lmc]，因此有必要修改 modelsim.ini文件以改变一些缺省 信息。 3)缺省modelsim.ini文件存在 modelsim的安装目录下，为只读 文件。 4)modelsim.ini文件的搜索顺序为 ： a)环境变量所指的文件架 b)当前的工作目录 c)modelsim的安装目录
Wave窗口操作
通过在wave窗口可以通过菜单、工具栏和在选中信号后 点右键来完成相应的调试工作。 19
Institute of Artificial Intelligence and Robotics
Liyong xjtu’soc center
Modelsim窗口命令记录
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Institute of Artificial Intelligence and Robotics
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Institute of Artificial Intelligence and Robotics
• • • • • • • • • • • • • • • • • • • [Library] std = $MODEL_TECH/../std ieee = $MODEL_TECH/../ieee verilog = $MODEL_TECH/../verilog std_developerskit = $MODEL_TECH/.ቤተ መጻሕፍቲ ባይዱ/std_developerskit synopsys = $MODEL_TECH/../synopsys modelsim_lib = $MODEL_TECH/../modelsim_lib alter_lpm = D:/installed/quartus/eda/sim_lib/modelsim/alter_lpm work = work [vcom] ; Turn on VHDL-1993 as the default. Default is off (VHDL1987). ; VHDL93 = 1. ; RangeCheck = 1 [vlog] ; Turn off inclusion of debugging info within design units. [vsim] Veriuser = novas.dll ; Default run length RunLength = 100
《电子设计自动化》实验手册modelsim篇
1.Modelsim使用教程
在file name中填写fenpin，add file as type选择Verilog就行，如果你想用别的语 言编写，选择相对应的语言类型就行。点ok。
1.Modelsim使用教程
将波形 保存为图片 。 1. 可以直 接截图保存 图片； 2. 在波形界面点击 fileexport-image，输入保存的名字即可保存。
下面的几个实验有的给出了测试的代码，有的没有给出。因此，为了完成这几个实验， 请同学们自主完成测试代码的编写，进而完成编译、仿真，最终获得正确的仿真波形。
5）其它：10分；总体映象分，态度是否认真，实验感想等是否真实深刻。
6）还需要提交每次实验的电子材料和期末测试的电子材料。文件夹命名规则：学号+ 姓名+实验*（期末），文件夹下需要有Verilog代码，testbench代码，仿真波形 .wlf 和.do文件，波形export图片。
实验1：计数器
1.Modelsim使用教程
提示有错误，tb文件后面的问号变成差号。双击transcript界面的红色字体，弹出一 个界面，显示错误的具体位置及提示。
1.Modelsim使用教程
该错误是include包含文件应该用英文的双引号，而不是中文的双引号。或者注释掉 改行，保存后再重新编译。tb文件后面的差号变成对号，表示编译通过。
实验2：全加器
module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule
ModelSim10.1c简明教程1
其它选项 使用默认
保存路径
• 4、填写文件 名并选择文
件类型。
– 在这里是建 立文件，所 以选择 Create New File。如果已 用其他编辑 器写好了代 码，点击 Add Existing File。
新建文件 交互区变化
添加已有文件 文件名
文件类型
默认选择top
• 5、刚才页面点 击ok之后如右 图所示：
of AND_2.v was successful.
编译当前文件
编译所有文件
这段代码这样 写妥当吗
关键字高亮显示 编译成功
9、模拟验证
单击打开模拟 界面如图
双击打开模拟界面
• 10、添加验 证波形
– 如右图， 右键单击 弹出菜单 ，在里面 选择Add Wave，即 打开波形 窗口。
• 11、施加激 励
2012、10、09
• 6、双击文件名 即可进入编辑 界面。
双击打开编辑器 开始编辑本文档
• 7、双击文件 名后，如右 图所示。
– 左边为工程 和库管理窗 口，右边最 大空间区即 为文本编辑 区。
在此编写代码 1表示第一行。
• 8、输入代码
– 输入完成之 后记得保存
– 然后编译， 没有语法错 误的话，交 互区会有绿 色的字提示 ：# Compile
– 具体激励见 下面交互窗 口。
– 可以把波形 化波形图
施加激励注意命令中的空格。第一条 命令表示在0nm时刻clk为低电平在 10nm时为高电平周期为20nm、占空 比为50%的方波。
波形全图
谢谢观赏
Make Presentation much more fun
左边为工程和库管理窗口右边最大空间区即为文本编辑8输入代码编译当前文件编译所有文件输入完成之后记得保存然后编译没有语法错误的话交互区会有绿色的字提示compile这段代码这样写妥当吗
modelsim使用教程
modelsim使用教程ModelSim是一款常用的硬件描述语言（HDL）仿真工具，本教程将向您介绍如何使用ModelSim进行仿真。
步骤1：安装ModelSim首先，您需要下载和安装ModelSim软件。
在您的电脑上找到安装程序并按照提示进行安装。
步骤2：创建工程打开ModelSim软件，点击"File"菜单中的"New"，然后选择"Project"。
在弹出的对话框中，选择工程的存储位置，并为工程命名。
点击"OK"完成工程创建。
步骤3：添加设计文件在ModelSim的工程窗口中，右键点击"Design"文件夹，选择"Add Existing File"。
然后选择包含您的设计文件的目录，并将其添加到工程中。
步骤4：配置仿真设置在工程窗口中，右键点击"Design"文件夹，选择"Properties"。
在弹出的对话框中，选择"Simulation"选项卡。
在"Top level entity"字段中，选择您的设计的顶层模块。
点击"Apply"和"OK"保存设置。
步骤5：运行仿真在ModelSim的工具栏中，找到"Simulate"按钮，点击并选择"Start Simulation"。
这将打开仿真窗口。
在仿真窗口中，您可以使用不同的命令来控制和观察设计的行为。
步骤6：查看仿真结果您可以在仿真窗口中查看信号波形、调试设计并分析仿真结果。
在仿真窗口的菜单栏中，您可以找到一些常用的查看和分析工具，如波形浏览器、信号分析器等。
步骤7：结束仿真当您完成仿真时，可以选择在仿真窗口的菜单栏中找到"Simulate"按钮，并选择"End Simulation"以结束仿真。
modelsim使用技巧
modelsim使用技巧ModelSim是一款常用的仿真工具，用于学习、开发和测试各种数字电路和系统设计。
它提供了大量的功能，可以帮助我们更好地进行仿真、调试和性能优化。
但是，对于初学者来说，熟练使用ModelSim可能需要一些时间和实践。
在本文中，我们将介绍一些ModelSim的使用技巧，以帮助读者更好地掌握这个工具。
一、基本操作1.创建工程在ModelSim中，创建工程是第一步。
可以通过File -> New -> Project来创建一个新的工程。
在工程创建过程中，需要指定工作目录、项目名称和工具链等信息。
在创建工程后，可以右键单击仿真文件夹，并选择添加到工程来添加设计文件。
2.添加仿真文件在ModelSim中，添加仿真文件非常简单。
可以将文件拖放到仿真文件夹、使用File -> Add to Project选项或使用命令行方式添加文件。
一旦添加了仿真文件，可以使用filelist命令查看所有添加的文件。
3.编译设计在ModelSim中，编译由两个阶段组成。
第一阶段称为分析阶段，在此阶段中，设计的各个模块被分析、组合并建立数据结构。
第二阶段称为综合阶段，在此阶段中，数据结构被综合成一个整体，并生成仿真网表。
可以通过compile option来指定编译选项，比如-v库等。
4.运行仿真在ModelSim中，可以通过三种方式来运行仿真。
第一种是在命令行中使用run命令，第二种是通过菜单和工具栏选项来启动仿真，第三种是使用脚本方式启动仿真。
在仿真过程中，可以使用wave、add wave、force、release等命令来控制信号的行为。
二、ModelSim高级技巧1.波形窗口波形窗口是ModelSim中最有用的窗口之一。
可以使用Add Wave按钮打开该窗口。
在波形窗口中，可以查看所有信号的变化情况。
可以使用full view、zoom in、zoom out等选项来放大或缩小波形窗口。
Modelsim中文教程
Configurations are compiled last
27
3
编译源代码(Verilog) 编译源代码
ModelSim/VHDL 或者 ModelSim/Verilog
– OEM
ModelSim/LNL
– 许可 Verilog 或者 VHDL,但是不同时许可
ModelSim/PLUS
– 设计者能立刻混合仿真Verilog 和 VHDL
无法显示图像.计算机可能没有足够的内存以打开该图像,也可能是该图像已损坏.请重新启动计算机,然后重新打开该文件.如果仍然显示红色 "x",则可能需要删除该图像,然后重新将其插入.
ModelSim/SE
– 首要的版本 – PLUS的所有功能连同附加功能
7
ModelSim OEM 功能
提供完全的标准
– – – – – – '87 VHDL '93 VHDL IEEE 1364-'95 Verilog SDF 1.0 - 3.0 VITAL 2.2b VITAL '95
启动仿真器
指定 SDF文件 文件
使用定时值的等级的 类型 (如果不是顶级 如果不是顶级) 如果不是顶级
34
vsim 命令的参数
参数
– -t <time_unit> 指定仿真的时间分辨率 单位可以是{fs, ps, ns, ms, sec, min, hr} 如果用了 Verilog的 'timescale指令, 将使用整个设计中的最小 的时间精度 可选项(缺省是 ns) – -sdfmin | -sdftyp | -sdfmax <instance>=<sdf_filename> 注释SDF文件 可选项 使用实例名也是可选项; 如果没有使用, SDF用于顶级
modelism简明操作指南
第一章介绍ModelSim的简要使用方法第一课 Create a Project1．第一次打开ModelSim会出现Welcome to ModelSim对话框，选取Create a Project,或者选取File\New\Project,然后会打开Create Project对话框。
2．在Create Project对话框中，填写test作为Project Name；选取路径Project Location作为Project文件的存储目录；保留Default Library Name设置为work。
3．选取OK,会看到工作区出现Project and Library Tab。
4．下一步是添加包含设计单元的文件，在工作区的Project page中，点击鼠标右键，选取Add File to Project。
5．在这次练习中我们加两个文件，点击Add File to Project对话框中的Browse 按钮，打开ModelSim安装路径中的example目录，选取counter.v和tcounter.v，再选取Reference from current location，然后点击OK。
6．在工作区的Project page中，单击右键，选取Compile All。
7．两个文件编译了，鼠标点击Library Tab栏，将会看到两个编译了的设计单元列了出来。
看不到就要把Library的工作域设为work。
8．最后一不是导入一个设计单元，双击Library Tab中的counter，将会出现Sim Tab,其中显示了counter设计单元的结构。
也可以Design\Load design 来导入设计。
到这一步通常就开始运行仿真和分析，以及调试设计，不过这些工作在以后的课程中来完成。
结束仿真选取Design \ End Simulation，结束Project选取File \ Close \ Project。
modelsim的详细使用方法
一、简介ModelSim是一款由美国Mentor Graphics公司推出的集成电路仿真软件，广泛应用于数字电路和系统设计领域。
它提供了强大的仿真和验证功能，能够帮助工程师快速高效地进行电路设计与验证工作。
本文将详细介绍ModelSim的使用方法，以帮助读者更好地掌握这一工具的操作技巧。
二、安装与配置1. 下载ModelSim安装包，并解压到指定目录2. 打开终端，进入ModelSim安装目录，执行安装命令3. 安装完成后，配置环境变量，以便在任何目录下都能够调用ModelSim程序4. 打开ModelSim，进行软件注册和授权，确保软件可以正常运行三、工程创建与管理1. 新建工程：在ModelSim主界面点击“File” -> “New” -> “Project”，输入工程名称和存储路径，选择工程类型和目标设备，点击“OK”完成工程创建2. 添加文件：在工程目录下右键点击“Add Existing”，选择要添加的源文件，点击“OK”完成文件添加3. 管理工程：在ModelSim中可以方便地对工程进行管理，包括文件的增删改查以及工程参数的设置等四、代码编写与编辑1. 在ModelSim中支持Verilog、VHDL等多种硬件描述语言的编写和编辑2. 在ModelSim主界面点击“File” -> “New” -> “File”，选择要新建的文件类型和存储位置，输入文件名称，点击“OK”完成文件创建3. 在编辑器中进行代码编写，支持代码高亮、自动缩进、语法检查等功能4. 保存代码并进行语法检查，确保代码符合规范，没有错误五、仿真与调试1. 编译工程：在ModelSim中进行代码编译，生成仿真所需的可执行文件2. 设置仿真参数：在“Simulation”菜单下选择“S tart Simulation”，设置仿真时钟周期、输入信号等参数3. 运行仿真：点击“Run”按钮，ModelSim将开始对设计进行仿真，同时显示波形图和仿真结果4. 调试设计：在仿真过程中，可以通过波形图和仿真控制面板对设计进行调试，查找并解决可能存在的逻辑错误六、波形查看与分析1. 查看波形：在仿真过程中，ModelSim会生成相应的波形文件，用户可以通过“Wave”菜单查看波形并进行波形分析2. 波形操作：支持波形的放大、缩小、平移、选中等操作，方便用户对波形进行分析和观察3. 波形保存：用户可以将波形结果保存为图片或文本文件，以便日后查阅和分析七、性能优化与验证1. 时序优化：在设计仿真过程中，可以通过观察波形和性能分析结果，对设计进行优化，提高设计的时序性能2. 逻辑验证：通过对仿真的结果进行逻辑验证，确保设计符合预期的逻辑功能3. 时序验证：对设计的时序性能进行验证，确保信号传输和时钟同步的正确性八、项目输出与文档整理1. 输出结果：在仿真和验证完成后，可以将仿真结果、波形图和性能分析结果输出为文本文件或图片，方便后续的文档整理和报告撰写2. 结果分析：对仿真结果和验证结果进行详细的分析，确定设计的性能和功能是否符合设计要求3. 文档整理：根据仿真和验证结果，进行文档整理和报告撰写，为后续的设计和优化工作提供参考九、总结与展望ModelSim作为一款专业的集成电路仿真软件，具有着强大的功能和丰富的特性，可以帮助工程师进行电路设计与验证工作。
Modelsim详细使用教程
Modelsim详细使用教程一、打开Medelsim双击桌面快捷方式，出现下图所示界面，如果上一次使用ModelSim建立过工程，这时候会自动打开上一次所建立的工程；二、建立工作库点击File->New->Library，输入Library Name，点击OK，就能看见新建的库。
三、建立工程点击File->New->Project，输入Project Name，在Project Location 中输入工程保存的路径，建议在Library所在文件夹中。
在Default Library Name 中为我们的设计编译到哪一个库中。
点击OK会出现下图所示的界面。
四、为工程添加文件Create New File 为工程添加新建的文件；Add Existing File为工程添加已经存在的文件；Create Simulation为工程添加仿真；Create New Folder为工程添加新的目录。
这里我们点击Create New File，来写仿真代码。
输入File Name，再输入文件类型为Verilog （默认为VHDL，Modelsim也可以仿真System Verilog代码），Top Level表示文件在刚才所设定的工程路径下。
点击OK，并点击Close关闭Add items to the Project窗口。
这时候在Workspace窗口中出现了Project选项卡，里面有8_11.v，其状态栏有一个问号，表示未编译，双击该文件，这时候出现8_11.v的编辑窗口，可以输入我们的Verilog代码。
五、编写Verilog代码写完代码后，不能马上就编译，要先File->Save保存，否则，编译无效。
然后选择Compile->Compile All。
Transcript脚本窗口出现一行绿色字体Compile of 8_11.v was successful. 说明文件编译成功，并且该文件的状态栏显示绿色的对号。
modelsim教程
Secondary
– Units in the same library may use a common name – VHDL • Architectures • Package bodies – No Verilog secondary units
VHDL Predefined Libraries
Where
– – – – _primary.dat - encoded form of Verilog module or VHDL entity _primary.vhd - VHDL entity representation of Verilog ports <arch_name>.dat - encoded form of VHDL architecture verilog.asm and <arch_name>.asm - executable code files
ModelSim Design Units
Primary
– Must have a unique name in a given library – VHDL • Entities • Package Declarations • Configurations – Verilog • Modules • User Defined Primitives
Model Technology’s ModelSim
Main Window: Source Window:
Structure Window Wave & List Windows:
Process Window:
Signals & Variables Windows: Dataflow Window:
ModelSim简明使用教程
ModelSim6.1入门教程因为本人在初学Verilog 编程语言时，觉得很难上手的是使用ModelSim ，所以今天和大家交流一下，好了，闲话不多说了，我们开始吧！1，打开ModelSim 的画面如下：标准的windows 界面，最上面是菜单栏，以及菜单栏的一些快捷方式。
左边是工作空间，里面显示的是一些库文件。
右边是编辑区，最下面是交互区，可以通过命令完成所有的操作。
我们在此只讲一些基本的命令输入，以完成仿真。
2，建立工程，如图所示：单击Project 之后，画面如下：菜单快捷栏工作空间栏编辑栏仿真交互栏在图中Project Name中输入AND_2，这也是我们建立的第一个工程，路径选择如下图所示，默认库名我们用默认的work。
这一步完成之后，点击ok，如下图：单击ok后，如下图：其实应该没有右边的那个Creat Project File选择框，只有左边的Add items to the Project，呵呵，在此偷懒了。
单击Add items to the Project中的Creat New File（如果你已经写好了代码，可以通过点击Add Existing Flie添加），如下图：在File Name中输入AND_2，在Add file as type选项中选择Verilog，其他的使用默认即可。
单击ok。
在工作空间中添加了名为AND_2的文件，如图。
状态是“？”，说明没有通过编译。
其实咱还没开始写代码呢！好了，现在开始正式写代码了。
双击图中AND_2文件那一行的任何地方，就会打开右边的编辑区，和其他IDE 工具一样，使用编辑器，输入如下代码：module AND_2(clk,rst,A,B,C);input clk,rst,A,B;output C;reg C;always@(posedge clk or negedgeif(!rst)C <=1'b0;elseC <=A&B;Endmodule 输入完成后，单击保存。
ModeSim教程
ModeSim教程ModeSim○R SE教程版本： 6.1f发⾏：2009-031.本⽂源于Mentor Graphics ModeSim SE Tutorial，版权归Mentor公司所有。
2.本⽂仅供个⼈学习，严禁⽤于商业。
3.未尽事宜，请与Mentor公司磋商。
⽬录........................................................................................................................................ 1 ModeSim ○R SE 教程 .......................................................................................... 1 ⽬录 (2)第1课：ModelSim 仿真的基本概念 (3)1.1主要内容 (3)1.2 ModelSim 基本仿真（Basic Simulation ）的流程 (3)1.3 ⽤⼯程（Project ）进⾏仿真的流程 (3)1.4 多个库⽂件的仿真流程 (4)1.5 Debug ⼯具 (4)第2课：基本仿真 (5)2.1 主要内容 (5)2.2 简介 (5)2.3 创建⼯作库 (5)2.4 编译设计⽂件 (7)2.5 载⼊设计到仿真器中 (7)2.6 进⾏仿真 (9)2.7 设置断点并在源⽂件窗⼝单步运⾏ (10)2.8 ModelSim 界⾯导航 (13)2.9 本课⼩结 (14)第3课⽤⼯程进⾏仿真 (15)3.1 主要内容 (15)3.2 简介 (15)3.3 创建新⼯程 (15)3.4 编译并载⼊设计到仿真器 (17)3.5 利⽤⽂件夹组织⼯程 (17)3.6 仿真配置 (20)3.7 本课⼩结 (22)第1课：ModelSim仿真的基本概念1.1主要内容1.基本仿真流程；2.⼯程仿真流程；3.多个库⽂件仿真流程；4.调试⼯具。
Modelsim傻瓜图文教程
Modelsim图文教程
1.编写verilog源代码及其仿真文件，共2个文件
2.新建工程
点击Project,跳出
在Project Name栏，填写工程名字（最好不用汉字）,
在Project Locatiom栏，填写工程存放位置，点击Browse选择相应位置（最好不选在中文名文件夹下面）
3.点击OK,跳出
4.左键点击上图中的Add Existing File,跳出
5.点击上图中的Browse,分别选择原代码及其仿真代码（第1步的2个文件），
点击打开
接着重复第3步和第4步，再选择第2个文件，
点击打开，文件添加完成。
文件添加完成后，点击Close,关闭此窗口
6.编译文件
等待片刻，点击Compile all,如下图所示
等待片刻，Status栏出现2个绿色，表示编译成功
7.选择Library栏中的work文件夹下的仿真文件，即tb开头的文件，右键选择Simulate
跳出
接着添加波形
添加波形成功后，波形窗口显示如下
如找不到波形窗口，可以点击菜单栏的layout/Reset,即可跳出波形窗口界面，要是还没有，点击菜单栏View/Wave,即可看到Wave界面
8.波形接口分组
点击波形窗口的左下角的图标
即
可以使波形窗口的
变成接着在Wave界面，使用快捷键Ctrl+A全部选中
再使用快捷键Ctrl+G，变成这样
分组成功
9.波形仿真
根据需要，添加仿真时间，并点击Run
出现如下波形
波形太小，看不清楚，接着点击Zoom Full
波形就好全屏显示
仿真结束！。
modelsim教程
準備事項1.ModelSim試用版下載2.範例程式下載(史丹佛大學一門課的期末專題Implememtation of ViterbiDecoder：constrain length K=3, code rate R=1/2,register-exchange)整個project共含7個Verilog程式：system.v (top-level)|-- clkgen.v|-- chip_core.v|-- controller.v|-- spu.v|-- acs4.v|-- acs1.v(或是另外一個Verilog的簡單例子，可以從C:\ SynaptiCAD\ Examples\ TutorialFiles\VeriLoggerBasicVerilo gSimulation\ add4.v and add4test.v)(或是另外一個VHDL的簡單例子，可以從C:\ Modeltech_5.7e\ examples\ adder.vhd and testadder.vhd)ModelSim PE /LE /SE 差別在哪?本篇文章內容主要在教導軟體使用，以Verilog程式為範例。
假設各位讀者已經熟悉Verilog，廢話不多說，讓我們馬上來見識一下ModelSim ...快速上手四部曲：建立Project、引進HDL Files、Compile、模擬(Simulate/Loading and Run)1.建立一個新的Project1-1 第一次執行程式時，可以從[開始] \ [程式集] \ ModelSim SE \ ModelSim；或是執行ModelSim在桌面的捷徑在Library標籤頁中，展開各Library就可以看到其下含的所有Package (for VHDL)，進一步以Edit打開，可檢視該Package與Package Body內容1-2File \ New \ Project ...輸入project name and Location按OK鍵後•指定的路徑下會產生一個叫"work"的預設子資料夾，還有Viterbi.cr.mti、Viterbi.mpf 兩個檔案•主操作畫面左邊的Workspace內，在原本的Library標籤外，會出現另一個Project標籤(但此時裡面內容是空的)•還會蹦出另一個"Add items.mpf 檔儲存的是此project的相關資料，下次要開啟此project 就是利用File \ Open \Project... 開啟此.mpf若要移除之前建立的project，請從File \ Delete \Project... 移除2.載入Project 的HDL source codes按"Add items to the Project"視窗中的"Add Existing File" (或是從File \ Add to Project \ Existing Files ...)HDL files擺放的位置，路徑名稱不能有中文，否則軟體會抓不到files關掉"Add items to the Project"視窗，此時的Project下出現了HDL File，一堆問號表示這些檔案都還沒compile。
modelsim教程
ModelSim教程简介ModelSim是一种常用的硬件描述语言仿真器，它广泛应用于数字电路设计、验证和测试。
本教程将介绍ModelSim的基本知识和使用方法，帮助读者快速上手ModelSim，并顺利完成数字电路仿真和验证工作。
目录1.安装ModelSim2.创建工程3.设计代码编写4.编译和仿真5.波形查看和分析6.仿真高级特性7.总结安装 ModelSim首先，您需要下载和安装 ModelSim。
您可以从 Mentor Graphics（ModelSim的开发商）的官方网站上找到适用于您的操作系统版本的安装程序。
下载完成后，按照安装向导的提示进行安装，并确保将安装目录添加到系统的环境变量中。
创建工程在开始使用 ModelSim之前，您需要创建一个工程，用于组织和管理您的设计代码。
以下是创建ModelSim工程的基本步骤：1.打开 ModelSim，并选择“File -> New -> Project”。
2.在弹出的对话框中，选择要保存工程的目录和工程名称，并点击“Next”。
3.在下一步中，您可以选择是否添加已有文件到工程中，或者选择直接创建新的设计文件。
完成后，点击“Next”。
4.在下一步中，您可以选择激活某些特性，如代码覆盖率、时序分析等。
完成后，点击“Next”。
5.最后，点击“Finish”来完成工程的创建。
设计代码编写在 ModelSim中，您可以使用HDL（硬件描述语言）编写您的设计代码。
常用的HDL语言包括VHDL和Verilog。
以下是一个简单的VHDL代码示例：-- Counter.vhdentity Counter isport (clk :in std_logic;rst :in std_logic;count :out unsigned(7downto0));end entity Counter;architecture Behavioral of Counter issignal internal_count :unsigned(7downto0); beginprocess(clk, rst)beginif rst ='1'theninternal_count <= (others=>'0');elsif rising_edge(clk) thenif internal_count =8theninternal_count <= (others=>'0');elseinternal_count <= internal_count +1;end if;end if;end process;count <= internal_count;end architecture Behavioral;编译和仿真编译和仿真是在ModelSim中运行设计代码并生成波形的关键步骤。
modelsim详细使用教程(一看就会)
Modelsim详细使用方法很多的modelsim教程中都讲得很丰富，但忽视了对整个仿真过程的清晰解读，而且都是拿counter范例举例子，有些小白就不会迁移了。
这里我们着眼于能顺利的跑通一个自己写的程序，一步一步的讲解，如果你是一个初学者，这再适合你不过了，虽然貌似字写得比较多，那是因为写得相当的详细，一看就会啦O(∩_∩)O~一、建立工程1、在建立工程（project）前，先建立一个工作库（library），一般将这个library命名为work。
尤其是第一次运行modelsim时，是没有这个“work”的。
但我们的project 一般都是在这个work下面工作的，所以有必要先建立这个work。
File→new→library点击library后会弹出一个对话框，问是否要创建work，点击OK。
就能看见work.2、如果在library中有work，就不必执行上一步骤了，直接新建工程。
File→new→project会弹出在Project Name中写入工程的名字，这里我们写一个二分频器，所以命名half_clk,然后点击OK。
会出现由于我们是要仿一个自己写的程序，所以这里我们选择Create New File。
在File Name中写入文件名（这里的file name和刚刚建立的project name可以一致也可以不一致）。
注意Add file as type 要选择成Verilog（默认的是VHDL），然后OK。
发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点close。
并且在project中出现了一个half_clk.V的文件，这个就是我们刚刚新建的那个file。
这样工程就建立完毕了。
二、写代码：1、写主程序：双击half_clk.v文件会出现程序编辑区，在这个区间里写好自己的程序，这里我们写一个简单的二分频的代码：module half_clk_dai(clk_in,rst,clk_out);input clk_in;input rst;output clk_out;reg clk_out;always @(posedge clk_in or negedge rst)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;endendmodule写完代码后，不能马上就编译，要先保存，否则，编译无效。
modelsim使用教程
modelsim使用教程Modelsim6.0使用教程Modelsim简介Modelsim仿真工具是Model公司开发的。
它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比Quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。
ModelSim分几种不同的版本：SE、PE和OEM，其中集成在Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。
比如为Altera提供的OEM版本是ModelSim-Altera,为Xilinx提供的版本为ModelSimXE.SE版本为最高级版本,在功能和性能方面比OEM版本强很多,比如仿真速度方面,还支持PC、UNIX、LIUNX混合平台.为什么要学Modelsim?1.Modelsim是专业的HDL语言仿真器,比Quartus自带的仿真器功能强大的多.2.Quartussimulator不支持Testbench,只支持波形文件.vwfvwf文件全称是矢量波形文件(VectorWaveformFile)，是QuartusII中仿真输入、计算、输出数据的载体。
一般设计者建立波形文件时，需要自行建立复位、时钟信号以及控制和输入数据、输出数据信号等。
其中工作量最大的就是输入数据的波形录入。
比如要仿真仅1KB的串行输入数据量，则手工输入信号的波形要画8000个周期，不仅费时费力而且容易出错怎样入门?对于初学者，modelsim自带的教程是一个很好的选择，在Help->SEPDF Documentation->Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。
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Library browser
GUI) 从主菜单里面: design ->library browser
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工程文件test.mpf
1)当下次再次打开这个工程时， modelsim从mpf文件中读取关于库 的定位、启动文件的定位、 ModelSim其他缺省设定等信息 2)在建立工程时，modelsim从初始 化文件 modelsim.ini中获取各种信 息，包括[Library] [vcom] [vlog] [vsim] [lmc]，因此有必要修改 modelsim.ini文件以改变一些缺省 信息。 3)缺省modelsim.ini文件存在 modelsim的安装目录下，为只读 文件。 4)modelsim.ini文件的搜索顺序为 ： a)环境变量所指的文件架 b)当前的工作目录 c)modelsim的安装目录
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ModelSim实现方法
• 交互式的命令行 (Cmd)
– 唯一的界面是控制台的命令行, 没有用户界面
• 图形用户界面 (GUI)
– 能接受菜单输入和命令行输入
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工程文件test.mpf（续）
; Maximum iterations that can be run without advancing simulation time IterationLimit = 5000 License = license.dat ; VSIM Startup command ; Startup = do startup.do ; File for saving command transcript TranscriptFile = transcript ; File for saving command history CommandHistory = cmdhist.do. [lmc] ; ModelSim's interface to Logic Modeling's SmartModel SWIFT software libsm = $MODEL_TECH/libsm.sl [project] Project_Version = 1 Cur_Top_DUs = work.test
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ModelSim详解
李永
西安交大SOC设计中心
2004.8
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1 Ö 建立ModelSim工程
GUI) 从主菜单里面: flie ->new -> project
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• Modesim GUI的基本仿真流程 • Modelsim使用中一些问题讨论
1)命令行模式和批处理模式 2)建库 3)vcd 格式文件输出 4)时序仿真 5)PLI函数与debussy支持
• Debussy 工具介绍
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ModelSim 产品
• ModelSim/VHDL 或者 ModelSim/Verilog
– OEM
• ModelSim/LNL
– 许可 Verilog 或者 VHDL，但是不同时许可
• ModelSim/PLUS
– 设计者能立刻混合仿真Verilog 和 VHDL
• ModelSim/SE
– 首要的版本 – PLUS的所有功能连同附加功能
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指定ModelSim 工作库
1）指定工程名 2）指定工程目录 3）指定工作库
库的两个类型 Working (缺省值 work) 包含当前被编译的设计单元 编译前必须建立一个working库 每个编译只允许一个 Resource 包含能被当前编译引用的设计单元 在编译期间允许多个
ModelSim 仿真工具
• 由Model技术公司开发 • 工业上最通用的仿真器之一 • 可在Verilog 和 VHDL仿真
– OEM版本允许Verilog仿真 或者 VHDL 仿真
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5 Ö 运行 （run）
• GUI) run -> run –all 也可以通过点击wave窗口的 • 点击wave窗口 停止仿真
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Wave窗口操作
通过在wave窗口可以通过菜单、工具栏和在选中信号后 点右键来完成相应的调试工作。 19
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Modelsim窗口命令记录
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• 批处理模式
– 从DOS或UNIX命令行运Intelligence and Robotics
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GUI 基本仿真步骤
1 Ö 建立工程（同时指定了工作库） 2 Ö 编译源代码 3 Ö 启动仿真器 4 Ö 加入波形 5 Ö 执行仿真
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Model 技术公司的 ModelSim
main主窗口: source源窗口
structure结构窗口 Wave&list 波形和列表窗口
process处理窗口:
Signal&variable信号和变量窗口 dataflow数据流窗口 7
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Debussy是一个Verilog\VHDL调试工具
• Debussy是一套很好的Verilog\VHDL调试工具，可以帮 助设计者快速理解复杂的设计（设计小组中别人开发 的复杂、不熟悉的代码或者IP），查找和定位设计中 存在的bug，提高效率，缩短产品上市时间。 • Debussy主要有以下几个模块： 1、nTrace：超文本连接方式的源代码追踪及分析 2、nSchema：原理图显示及分析 3、nWave：波形显示及分析 4、nState：有限状态机的显示及分析 5、nCompare：分析仿真结果，比较其相异处
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3 Ö 启动仿真器（load design)
GUI) design -> load design
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保存运行命令
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将命令存储成.do格式，并调用
＃test3.do vlog -work work F:/test3/black_stretch.v vlog -work work F:/test3/test.v vsim work.test view signals view structure view wave add wave sim:/test/red_out_w add wave sim:/test/green_out_w add wave sim:/test/blue_out_w run -all
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4 Ö 添加波形
• GUI) view -> structure • GUI) view -> signals • GUI) view -> wave
选择需要显示的module 选择所要显示的信号 将所选择的信号调入波形窗口
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