modelsim完美教程
Modelsim上机指导1
Modelsim简易使用流程1．进入Modelsim图形界面PC机：点击Modelsim图标，运行程序。
工作站：在terminal窗口下，键入vsim &编辑文件，键入dtpad [filename] &2．创建一个新的工作库点击library Create a New Library …在Create控件框中，选中a new library and a logical mapping to it;在library：后键入库名（student）并点击OK。
3．编译VHDL/Verilog语言文件点击主窗口中工具栏中的compile…。
A．选择编译文件在library后的选择控件中选择工作库（student），选中要编译的VHDL/Verilog文件。
B．选择VHDL-87/93标准点击Default Options…按钮，在弹出的compiler options窗口中选中Use 1993 Language Syntax，即使用VHDL-93标准编译文件。
C．编译文件在Compile HDL Source Files窗口中点击compile按钮。
编译的结果显示在主窗口中，warning、error信息分别以蓝色和红色字符显示。
D．修改VHDL/Verilog文件在Compile HDL Source Files窗口中点击Edit Source按钮，在弹出的窗口中修改文件。
注：如果该文件在仿真条件下被打开，只读属性被设置，在菜单Edit中点击Read Only，去除只读属性后，进行修改。
4．仿真A．载入设计点击主窗口的Load Design按钮。
选择要仿真的实体名、结构体名或配置名，点击Load按钮。
在Modelsim5.5a中，可以直接双击主窗口library标签中对应的实体名、结构体名或配置名。
B．调试点击主窗口的View→Structure；在弹出的Structure窗口中选择要观察的实体名。
使用ModelSim仿真入门
1.点击 ModelSim实验 下载实验文档，保存并解压到D：盘根目录下。
2.启动 ModelSim6.0，执行 File 菜单下的 Change Directory... 命令。
在随后弹出的对话框中，选择 D:\exam 文件夹，点击“OK”按扭。
3.执行 File->New 菜单下的 Library 命令，在随后弹出的对话框上，点击“OK”按钮，建立 work 库。
4.执行 File->New 菜单下的 Project 命令，在随后弹出的对话框的 Project Name 栏，输入 counter，点击“OK”按钮。
5.点击“Use Current Ini”按钮。
6.点击“Add Existing File”图标。
在随后弹出的对话框上，通过点击“Browse...”按钮，选中 D:\exam文件夹下的 tb.v、counter.v 文件，然后点击“OK”按钮。
点击 Add Item to Project 对话框的“Close”按钮。
7.在 Workspace 窗口里，点击右键。
在弹出菜单中点击 Compile 下的 Compile All 命令。
8.在 Simulate 菜单下，点击 Start Simulation... 命令。
9.在随后弹出的对话框中，将 Design Unit 项设为 work 库下 tb 单元，将 Resolution 设为 ns，然后点击“OK”按钮。
10.执行 View->Debug Windows 菜单下的 Wave 命令，打开 Wave 窗口。
11.在 Objects 窗口下，点击右键。
在弹出菜单下，点击 Add to Wave 下的 Signals in Design 命令。
12.在 Transcript 窗口里，输入 run 10 ms 命令。
13.进入 Wave 窗口，观察各个信号的波形，是否与原设计相符。
14.在 Wave 窗口里，双击 cnt 的波形，打开 dataflow 窗口，观察各个信号传递关系。
modelsim精选入门教程
FPGA的设计过程中，modelsin是我们最常用的工具之一，大部分FPGA的初学者对Modelsim的使用不熟练，也只能使用最简单的一部分，其实它的功能很强打，在这里我就modelsim的使用写个详细文档，希望对初学者有帮助。
共13部分，今天先写第一部分，每周写一部分，大家要有耐心，嘿嘿。
一、概述ModelSim能够对VHDL、Verilog、SystemVerilog、SystemC和混合语言设计的仿真和验证。
有三种仿真模式（1）基本仿真流程，这是最简单的仿真方法，不用建立工程创建work库：打开modelsim，在file菜单下，点new-libraryWork 是modelsim 默认的库，也可以改成自己有含义的名字， 也可以通过输入命令建立库 如在modelsim 〉 vlib wwww 回车，则建立了wwww 库编译文件建立库完成后，你该把你的设计文件在库里面进行编译，方法有菜单操作和命令输入两种菜单操作：在copile 菜单下点compile 选项，或 在modelsim 〉下输入 vcom ，回车。
运行仿真编译完成后，唤醒testbench文件进行仿真，在菜单simulate菜单下点击start simulate….按钮或在命令行输入Vsim命令，回车在菜单栏，点击view- Debug Windows –Wave，打开wave窗口，添加需观测的信号进入波形文件。
可以右键添加，也可以用鼠标直接拖进wave中运行输入run 100ns回车或simulate—run—run 100ns 或观看仿真波形（2）通过建立项目进行仿真仿真流程如下图首先建立一个工程添加文件编译文件菜单操作：在copile菜单下点compile all选项，或在modelsim〉下输入vcom ，回车在工程目录下编译文件运行仿真，此过程同前面相同添加信号进入波形文件运行上面三过程均与前面相同。
（3）多个库的仿真流程在modelsim仿真中，也可以使用多个库进行仿真，仿真流程如下。
Modelsim仿真新手入门最详细教程
Modelsim仿真新⼿⼊门最详细教程2021年11⽉15⽇00 安装包/版本我是提前在⽹上下好的（但这⼀点也给我的实验造成了“⿇烦”），⽤的是Modelsim SE-64 2020.4版本的，学校实验室的似乎不同。
但最终没有太⼤影响。
01 配置环境步骤学校有⼀个⽂档，在机房电脑照做就⾏。
我因为是⾃⼰下载的，配置与机房软件有所不同，所以⼜平添了很多⿇烦。
01-0 verilog⽂件这个代码可以在很多地⽅编写：Visual Studio Code⾥有Verilog的插件；还可以有更强⼤的语⾔编辑器：Nodepad++。
这⾥我使⽤的是Nodepad++，因为看上去专业⼀点。
Nodepad++的页⾯效果如图：其实第⼀次上机，⽼师会给⼤家⽰例⽂件（包括设计代码与测试代码），跑出来⽰例波形就⾏。
01-1 具体步骤1. 新建⼀个⽤于安放project的⽂档，放在哪⾥都⾏。
把前⾯做出的.v⽂件添加到这个⽂档。
留意⼀下路径。
2. 打开modelsim，在jumpstart中create a new project。
3. 在弹出的提⽰框⾥browse，找到刚才的⽂件夹。
选中。
填写project 名，注意要与.v⽂件⾥的module名保持⼀致。
点击ok。
4. 进⼊页⾯后会是这样⼦：注意此处两个⽂件后⾯应当都有问号，代表没有编译。
先逐个右击⽂件add to this project确保加⼊。
5. 在上⽅提⽰栏中complie->compile all。
稍等些许会看到⽂件后问号全部变为对勾，表⽰代码编译通过，没有问题。
如果此步出错则代表代码有bug。
在下⾯的Transcript中上翻查找错误。
6. 点击上⽅Simulate->start simulation。
由于注意与实验室不同的，选中下⾯的Enable optimization,再在右侧Optimization Options中的Visibility中选中Apply full visibility....7. 接着在work⾥找到测试代码的⽂件，选中。
《电子设计自动化》实验手册modelsim篇
1.Modelsim使用教程
在file name中填写fenpin，add file as type选择Verilog就行，如果你想用别的语 言编写，选择相对应的语言类型就行。点ok。
1.Modelsim使用教程
将波形 保存为图片 。 1. 可以直 接截图保存 图片； 2. 在波形界面点击 fileexport-image，输入保存的名字即可保存。
下面的几个实验有的给出了测试的代码，有的没有给出。因此，为了完成这几个实验， 请同学们自主完成测试代码的编写，进而完成编译、仿真，最终获得正确的仿真波形。
5）其它：10分；总体映象分，态度是否认真，实验感想等是否真实深刻。
6）还需要提交每次实验的电子材料和期末测试的电子材料。文件夹命名规则：学号+ 姓名+实验*（期末），文件夹下需要有Verilog代码，testbench代码，仿真波形 .wlf 和.do文件，波形export图片。
实验1：计数器
1.Modelsim使用教程
提示有错误，tb文件后面的问号变成差号。双击transcript界面的红色字体，弹出一 个界面，显示错误的具体位置及提示。
1.Modelsim使用教程
该错误是include包含文件应该用英文的双引号，而不是中文的双引号。或者注释掉 改行，保存后再重新编译。tb文件后面的差号变成对号，表示编译通过。
实验2：全加器
module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule
ModelSim操作方法
ModelSim
在105的xterm中输入命令：vsim & 即启动ModelSim. 然后点击界面上方的File——New——Project，出现如下界面：
在Project Name中输入想要建立的工程的名字，在Project Location中输入想要建立工程的路径，其他都是默认值即可，填好后点击OK.出现如下界面：
如果想填入已经写好的代码，则点击Add Existing File，找到文件路径进行添加，设置好文件格式(.v文件选择Verilog，.txt文件选择Text)，点击OK则添加完毕。
如果想要重新写代码，则点击Creat New File,写好代码后保存即可。
把文件添加到工程后，点击工具栏上方的编译按钮，如下图所示：
编译不成功则改代码中的错误，直到全部编译成功为止。
编译成功后点击编译按钮后面的Simulate按钮：
出现如下对话框，选择Work中的testbench文件，点击OK 即可进行仿真。
然后执行View——Wave，View——Objests，将Objests中想要观察的信号拖进Wave窗口，最后点击运行按钮Run-All(如下图)，
等仿真完毕后按红色的小叉按钮Break来停止仿真。
此时观察Wave窗口即有仿真波形。
modelsim使用教程
modelsim使用教程ModelSim是一款常用的硬件描述语言（HDL）仿真工具，本教程将向您介绍如何使用ModelSim进行仿真。
步骤1：安装ModelSim首先，您需要下载和安装ModelSim软件。
在您的电脑上找到安装程序并按照提示进行安装。
步骤2：创建工程打开ModelSim软件，点击"File"菜单中的"New"，然后选择"Project"。
在弹出的对话框中，选择工程的存储位置，并为工程命名。
点击"OK"完成工程创建。
步骤3：添加设计文件在ModelSim的工程窗口中，右键点击"Design"文件夹，选择"Add Existing File"。
然后选择包含您的设计文件的目录，并将其添加到工程中。
步骤4：配置仿真设置在工程窗口中，右键点击"Design"文件夹，选择"Properties"。
在弹出的对话框中，选择"Simulation"选项卡。
在"Top level entity"字段中，选择您的设计的顶层模块。
点击"Apply"和"OK"保存设置。
步骤5：运行仿真在ModelSim的工具栏中，找到"Simulate"按钮，点击并选择"Start Simulation"。
这将打开仿真窗口。
在仿真窗口中，您可以使用不同的命令来控制和观察设计的行为。
步骤6：查看仿真结果您可以在仿真窗口中查看信号波形、调试设计并分析仿真结果。
在仿真窗口的菜单栏中，您可以找到一些常用的查看和分析工具，如波形浏览器、信号分析器等。
步骤7：结束仿真当您完成仿真时，可以选择在仿真窗口的菜单栏中找到"Simulate"按钮，并选择"End Simulation"以结束仿真。
modelsim使用技巧
modelsim使用技巧ModelSim是一款常用的仿真工具，用于学习、开发和测试各种数字电路和系统设计。
它提供了大量的功能，可以帮助我们更好地进行仿真、调试和性能优化。
但是，对于初学者来说，熟练使用ModelSim可能需要一些时间和实践。
在本文中，我们将介绍一些ModelSim的使用技巧，以帮助读者更好地掌握这个工具。
一、基本操作1.创建工程在ModelSim中，创建工程是第一步。
可以通过File -> New -> Project来创建一个新的工程。
在工程创建过程中，需要指定工作目录、项目名称和工具链等信息。
在创建工程后，可以右键单击仿真文件夹，并选择添加到工程来添加设计文件。
2.添加仿真文件在ModelSim中，添加仿真文件非常简单。
可以将文件拖放到仿真文件夹、使用File -> Add to Project选项或使用命令行方式添加文件。
一旦添加了仿真文件，可以使用filelist命令查看所有添加的文件。
3.编译设计在ModelSim中，编译由两个阶段组成。
第一阶段称为分析阶段，在此阶段中，设计的各个模块被分析、组合并建立数据结构。
第二阶段称为综合阶段，在此阶段中，数据结构被综合成一个整体，并生成仿真网表。
可以通过compile option来指定编译选项，比如-v库等。
4.运行仿真在ModelSim中，可以通过三种方式来运行仿真。
第一种是在命令行中使用run命令，第二种是通过菜单和工具栏选项来启动仿真，第三种是使用脚本方式启动仿真。
在仿真过程中，可以使用wave、add wave、force、release等命令来控制信号的行为。
二、ModelSim高级技巧1.波形窗口波形窗口是ModelSim中最有用的窗口之一。
可以使用Add Wave按钮打开该窗口。
在波形窗口中，可以查看所有信号的变化情况。
可以使用full view、zoom in、zoom out等选项来放大或缩小波形窗口。
modelsim详细使用教程(一看就会)
Modelsim详细使用方法很多的modelsim教程中都讲得很丰富，但忽视了对整个仿真过程的清晰解读，而且都是拿counter范例举例子，有些小白就不会迁移了。
这里我们着眼于能顺利的跑通一个自己写的程序，一步一步的讲解，如果你是一个初学者，这再适合你不过了，虽然貌似字写得比较多，那是因为写得相当的详细，一看就会啦O(∩_∩)O~一、建立工程1、在建立工程（project）前，先建立一个工作库（library），一般将这个library命名为work。
尤其是第一次运行modelsim时，是没有这个“work”的。
但我们的project 一般都是在这个work下面工作的，所以有必要先建立这个work。
File→new→library点击library后会弹出一个对话框，问是否要创建work，点击OK。
就能看见work.2、如果在library中有work，就不必执行上一步骤了，直接新建工程。
File→new→project会弹出在Project Name中写入工程的名字，这里我们写一个二分频器，所以命名half_clk,然后点击OK。
会出现由于我们是要仿一个自己写的程序，所以这里我们选择Create New File。
在File Name中写入文件名（这里的file name和刚刚建立的project name可以一致也可以不一致）。
注意Add file as type 要选择成Verilog（默认的是VHDL），然后OK。
发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点close。
并且在project中出现了一个half_clk.V的文件，这个就是我们刚刚新建的那个file。
这样工程就建立完毕了。
二、写代码：1、写主程序：双击half_clk.v文件会出现程序编辑区，在这个区间里写好自己的程序，这里我们写一个简单的二分频的代码：module half_clk_dai(clk_in,rst,clk_out);input clk_in;input rst;output clk_out;reg clk_out;always @(posedge clk_in or negedge rst)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;endendmodule写完代码后，不能马上就编译，要先保存，否则，编译无效。
modelism简明操作指南
第一章介绍ModelSim的简要使用方法第一课 Create a Project1．第一次打开ModelSim会出现Welcome to ModelSim对话框，选取Create a Project,或者选取File\New\Project,然后会打开Create Project对话框。
2．在Create Project对话框中，填写test作为Project Name；选取路径Project Location作为Project文件的存储目录；保留Default Library Name设置为work。
3．选取OK,会看到工作区出现Project and Library Tab。
4．下一步是添加包含设计单元的文件，在工作区的Project page中，点击鼠标右键，选取Add File to Project。
5．在这次练习中我们加两个文件，点击Add File to Project对话框中的Browse 按钮，打开ModelSim安装路径中的example目录，选取counter.v和tcounter.v，再选取Reference from current location，然后点击OK。
6．在工作区的Project page中，单击右键，选取Compile All。
7．两个文件编译了，鼠标点击Library Tab栏，将会看到两个编译了的设计单元列了出来。
看不到就要把Library的工作域设为work。
8．最后一不是导入一个设计单元，双击Library Tab中的counter，将会出现Sim Tab,其中显示了counter设计单元的结构。
也可以Design\Load design 来导入设计。
到这一步通常就开始运行仿真和分析，以及调试设计，不过这些工作在以后的课程中来完成。
结束仿真选取Design \ End Simulation，结束Project选取File \ Close \ Project。
modelsim的详细使用方法
一、简介ModelSim是一款由美国Mentor Graphics公司推出的集成电路仿真软件，广泛应用于数字电路和系统设计领域。
它提供了强大的仿真和验证功能，能够帮助工程师快速高效地进行电路设计与验证工作。
本文将详细介绍ModelSim的使用方法，以帮助读者更好地掌握这一工具的操作技巧。
二、安装与配置1. 下载ModelSim安装包，并解压到指定目录2. 打开终端，进入ModelSim安装目录，执行安装命令3. 安装完成后，配置环境变量，以便在任何目录下都能够调用ModelSim程序4. 打开ModelSim，进行软件注册和授权，确保软件可以正常运行三、工程创建与管理1. 新建工程：在ModelSim主界面点击“File” -> “New” -> “Project”，输入工程名称和存储路径，选择工程类型和目标设备，点击“OK”完成工程创建2. 添加文件：在工程目录下右键点击“Add Existing”，选择要添加的源文件，点击“OK”完成文件添加3. 管理工程：在ModelSim中可以方便地对工程进行管理，包括文件的增删改查以及工程参数的设置等四、代码编写与编辑1. 在ModelSim中支持Verilog、VHDL等多种硬件描述语言的编写和编辑2. 在ModelSim主界面点击“File” -> “New” -> “File”，选择要新建的文件类型和存储位置，输入文件名称，点击“OK”完成文件创建3. 在编辑器中进行代码编写，支持代码高亮、自动缩进、语法检查等功能4. 保存代码并进行语法检查，确保代码符合规范，没有错误五、仿真与调试1. 编译工程：在ModelSim中进行代码编译，生成仿真所需的可执行文件2. 设置仿真参数：在“Simulation”菜单下选择“S tart Simulation”，设置仿真时钟周期、输入信号等参数3. 运行仿真：点击“Run”按钮，ModelSim将开始对设计进行仿真，同时显示波形图和仿真结果4. 调试设计：在仿真过程中，可以通过波形图和仿真控制面板对设计进行调试，查找并解决可能存在的逻辑错误六、波形查看与分析1. 查看波形：在仿真过程中，ModelSim会生成相应的波形文件，用户可以通过“Wave”菜单查看波形并进行波形分析2. 波形操作：支持波形的放大、缩小、平移、选中等操作，方便用户对波形进行分析和观察3. 波形保存：用户可以将波形结果保存为图片或文本文件，以便日后查阅和分析七、性能优化与验证1. 时序优化：在设计仿真过程中，可以通过观察波形和性能分析结果，对设计进行优化，提高设计的时序性能2. 逻辑验证：通过对仿真的结果进行逻辑验证，确保设计符合预期的逻辑功能3. 时序验证：对设计的时序性能进行验证，确保信号传输和时钟同步的正确性八、项目输出与文档整理1. 输出结果：在仿真和验证完成后，可以将仿真结果、波形图和性能分析结果输出为文本文件或图片，方便后续的文档整理和报告撰写2. 结果分析：对仿真结果和验证结果进行详细的分析，确定设计的性能和功能是否符合设计要求3. 文档整理：根据仿真和验证结果，进行文档整理和报告撰写，为后续的设计和优化工作提供参考九、总结与展望ModelSim作为一款专业的集成电路仿真软件，具有着强大的功能和丰富的特性，可以帮助工程师进行电路设计与验证工作。
modelsim使用方法
modelsim使用方法ModelSim 是一种功能强大的硬件描述语言 (HDL) 模拟工具，支持VHDL和Verilog，可用于设计和验证数字系统。
本文将介绍如何使用ModelSim。
**安装 ModelSim****创建项目**在启动 ModelSim 后，首先需要创建一个新的项目。
选择 "File" 菜单，然后选择 "New" -> "Project"。
在打开的对话框中，选择项目的文件夹和项目名称，然后点击 "OK"。
**添加设计文件和测试文件**在项目中，您需要添加设计文件和测试文件。
选择 "Project" 菜单，然后选择 "Add to Project" -> "Add Files". 在打开的对话框中，选择您的设计文件 (VHDL 或 Verilog) 和测试文件，然后点击 "OK"。
**设置仿真**在编译代码之后，下一步是设置仿真选项。
选择 "Simulate" 菜单，然后选择 "Start Simulation"。
在打开的对话框中，选择您的顶层模块。
您还可以选择以 GUI 模式还是批处理模式运行仿真。
在设置仿真之前，您可以添加信号波形文件以在仿真过程中显示波形。
选择 "Simulate" -> "Wave" -> "Add Waveform". 然后，选择信号波形文件 (.do 或 .vcd)，并点击 "OK"。
**运行仿真**设置仿真选项后，您可以开始执行仿真。
通过选择 "Simulate" -> "Run"，可以运行单步或连续仿真。
Modelsim详细使用教程
Modelsim详细使用教程一、打开Medelsim双击桌面快捷方式，出现下图所示界面，如果上一次使用ModelSim建立过工程，这时候会自动打开上一次所建立的工程；二、建立工作库点击File->New->Library，输入Library Name，点击OK，就能看见新建的库。
三、建立工程点击File->New->Project，输入Project Name，在Project Location 中输入工程保存的路径，建议在Library所在文件夹中。
在Default Library Name 中为我们的设计编译到哪一个库中。
点击OK会出现下图所示的界面。
四、为工程添加文件Create New File 为工程添加新建的文件；Add Existing File为工程添加已经存在的文件；Create Simulation为工程添加仿真；Create New Folder为工程添加新的目录。
这里我们点击Create New File，来写仿真代码。
输入File Name，再输入文件类型为Verilog （默认为VHDL，Modelsim也可以仿真System Verilog代码），Top Level表示文件在刚才所设定的工程路径下。
点击OK，并点击Close关闭Add items to the Project窗口。
这时候在Workspace窗口中出现了Project选项卡，里面有8_11.v，其状态栏有一个问号，表示未编译，双击该文件，这时候出现8_11.v的编辑窗口，可以输入我们的Verilog代码。
五、编写Verilog代码写完代码后，不能马上就编译，要先File->Save保存，否则，编译无效。
然后选择Compile->Compile All。
Transcript脚本窗口出现一行绿色字体Compile of 8_11.v was successful. 说明文件编译成功，并且该文件的状态栏显示绿色的对号。
Modelsim傻瓜图文教程
Modelsim图文教程
1.编写verilog源代码及其仿真文件，共2个文件
2.新建工程
点击Project,跳出
在Project Name栏，填写工程名字（最好不用汉字）,
在Project Locatiom栏，填写工程存放位置，点击Browse选择相应位置（最好不选在中文名文件夹下面）
3.点击OK,跳出
4.左键点击上图中的Add Existing File,跳出
5.点击上图中的Browse,分别选择原代码及其仿真代码（第1步的2个文件），
点击打开
接着重复第3步和第4步，再选择第2个文件，
点击打开，文件添加完成。
文件添加完成后，点击Close,关闭此窗口
6.编译文件
等待片刻，点击Compile all,如下图所示
等待片刻，Status栏出现2个绿色，表示编译成功
7.选择Library栏中的work文件夹下的仿真文件，即tb开头的文件，右键选择Simulate
跳出
接着添加波形
添加波形成功后，波形窗口显示如下
如找不到波形窗口，可以点击菜单栏的layout/Reset,即可跳出波形窗口界面，要是还没有，点击菜单栏View/Wave,即可看到Wave界面
8.波形接口分组
点击波形窗口的左下角的图标
即
可以使波形窗口的
变成接着在Wave界面，使用快捷键Ctrl+A全部选中
再使用快捷键Ctrl+G，变成这样
分组成功
9.波形仿真
根据需要，添加仿真时间，并点击Run
出现如下波形
波形太小，看不清楚，接着点击Zoom Full
波形就好全屏显示
仿真结束！。
modelsim教程
ModelSim教程简介ModelSim是一种常用的硬件描述语言仿真器，它广泛应用于数字电路设计、验证和测试。
本教程将介绍ModelSim的基本知识和使用方法，帮助读者快速上手ModelSim，并顺利完成数字电路仿真和验证工作。
目录1.安装ModelSim2.创建工程3.设计代码编写4.编译和仿真5.波形查看和分析6.仿真高级特性7.总结安装 ModelSim首先，您需要下载和安装 ModelSim。
您可以从 Mentor Graphics（ModelSim的开发商）的官方网站上找到适用于您的操作系统版本的安装程序。
下载完成后，按照安装向导的提示进行安装，并确保将安装目录添加到系统的环境变量中。
创建工程在开始使用 ModelSim之前，您需要创建一个工程，用于组织和管理您的设计代码。
以下是创建ModelSim工程的基本步骤：1.打开 ModelSim，并选择“File -> New -> Project”。
2.在弹出的对话框中，选择要保存工程的目录和工程名称，并点击“Next”。
3.在下一步中，您可以选择是否添加已有文件到工程中，或者选择直接创建新的设计文件。
完成后，点击“Next”。
4.在下一步中，您可以选择激活某些特性，如代码覆盖率、时序分析等。
完成后，点击“Next”。
5.最后，点击“Finish”来完成工程的创建。
设计代码编写在 ModelSim中，您可以使用HDL（硬件描述语言）编写您的设计代码。
常用的HDL语言包括VHDL和Verilog。
以下是一个简单的VHDL代码示例：-- Counter.vhdentity Counter isport (clk :in std_logic;rst :in std_logic;count :out unsigned(7downto0));end entity Counter;architecture Behavioral of Counter issignal internal_count :unsigned(7downto0); beginprocess(clk, rst)beginif rst ='1'theninternal_count <= (others=>'0');elsif rising_edge(clk) thenif internal_count =8theninternal_count <= (others=>'0');elseinternal_count <= internal_count +1;end if;end if;end process;count <= internal_count;end architecture Behavioral;编译和仿真编译和仿真是在ModelSim中运行设计代码并生成波形的关键步骤。
modelsim详细使用教程(一看就会)
Modelsim详细使用方法很多的modelsim教程中都讲得很丰富，但忽视了对整个仿真过程的清晰解读，而且都是拿counter范例举例子，有些小白就不会迁移了。
这里我们着眼于能顺利的跑通一个自己写的程序，一步一步的讲解，如果你是一个初学者，这再适合你不过了，虽然貌似字写得比较多，那是因为写得相当的详细，一看就会啦O(∩_∩)O~一、建立工程1、在建立工程（project）前，先建立一个工作库（library），一般将这个library命名为work。
尤其是第一次运行modelsim时，是没有这个“work”的。
但我们的project 一般都是在这个work下面工作的，所以有必要先建立这个work。
File→new→library点击library后会弹出一个对话框，问是否要创建work，点击OK。
就能看见work.2、如果在library中有work，就不必执行上一步骤了，直接新建工程。
File→new→project会弹出在Project Name中写入工程的名字，这里我们写一个二分频器，所以命名half_clk,然后点击OK。
会出现由于我们是要仿一个自己写的程序，所以这里我们选择Create New File。
在File Name中写入文件名（这里的file name和刚刚建立的project name可以一致也可以不一致）。
注意Add file as type 要选择成Verilog（默认的是VHDL），然后OK。
发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点close。
并且在project中出现了一个half_clk.V的文件，这个就是我们刚刚新建的那个file。
这样工程就建立完毕了。
二、写代码：1、写主程序：双击half_clk.v文件会出现程序编辑区，在这个区间里写好自己的程序，这里我们写一个简单的二分频的代码：module half_clk_dai(clk_in,rst,clk_out);input clk_in;input rst;output clk_out;reg clk_out;always @(posedge clk_in or negedge rst)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;endendmodule写完代码后，不能马上就编译，要先保存，否则，编译无效。
modelsim使用流程
modelsim使用流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by theeditor. I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!ModelSim 使用流程。
1. 项目设置。
启动 ModelSim 软件并新建一个项目。
modelsim使用方法
第一步建立工程文件
选择file 目录下new 下的progect
在project name 下面的方框内输入工程名，指定保存路径后点击ok
点击或注意加载已有文件时最好将该文件复制到该工程文件夹内，即
第二步编写ＶＨＤＬ源程序
选择file 目录下new 下的source ，选择VHDL即可
第三步编译
选择view目录下的progect,出现下面的页面
在该页面点击全编译图标即可对工程内所有源文件进行编译如果已选中源文件中的某一个文件，如下图所示
则可以利用对该文件进行单独编译。
编译成功后方可进行第四步
第四步仿真
点击library出现下面的页面
双击顶层文件
选择你想观察的结构体名，点击鼠标右键，选择“add”“to wave”“all iterms in region”
点击选中时钟信号，右击鼠标，选择clock
点击ok后设置仿真时间
点击运行即可。
注意：由于VHDL 语言综合时不包括初始化语句，所以必须设置一个复位信号来启动整个程序，该复位信号在仿真时需要在顶层文件中额外编程产生。
除了时钟以外的输入信号也应该额外编程产生，即网上所说的激励文件。
ModelSim_破解图文教程
modelsim安装与使用图解没有客套话，开始：准备安装，我用的是xp sp2。
软件：modelsim-win32-6.3e-se.exeCrack_ModelSim_SE_6.3e.rar一、安装modelsim如果机器中已经装了modelsim，先卸载吧。
安装modelsim-win32-6.3e-se.exe选Full Product，碰到有Next 只管点，一步步直到完成。
下面注意要选“否”选择退出Exit二、配置license建个目录C:\FLEXLM1.复制MenterKG.exe到安装后文件夹目录（主目录内），运行，会生自动成licens.txt，选择“文件” “另存为”，保存到C:\FLEXLM，文件名是LICENSE.TXT。
我的电脑（右键）→属性→高级→环境变量系统变量→新建LM_LICENSE_FILEC:\FLEXLM\LICENSE.TXT选确定退出。
下面也很重要，修改C:\Modeltech_6.3e\modelsim.ini 文件。
先复制modelsim.ini，防止改错。
把modelsim.ini 去掉“只读”属性。
找到V optFlow = 1 把1 改为0 ，关掉优化选项。
不然，调试的时候看不到波形。
(修改0这一步不知道具体有用没，但修改后没问题) （以上的licence路径可以自己设,但环境变量一定要设正确）2.将K:\modeltech_10.0\win32\mgls.dll的文件替换掉。
ok现在桌面上的ModelSim SE 6.3e 图标已经可以进入modelsim 了。
三、准备要调试的文件通常我都会建一个工作区C:\WorkSpace，把要调试的程序放到这里。
举个例子：建一个项目CLK，放到C:\WorkSpace\CLK 目录下。
在rtl目录下放hdl代码，sim 用于放modelsim 的project 文件，project我放的是ise 的project文件。
Modelsim_6.0_使用教程
Modelsim 6.0 使用教程1. Modelsim简介Modelsim仿真工具是Model公司开发的。
它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。
对于初学者，modelsim自带的教程是一个很好的选择，在Help->SE PDF Documentation->Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。
但是它也有缺点，就是它里面所有事例的初期准备工作都已经放在example文件夹里，直接将它们添加到modelsim就可以用，它假设使用者对当前操作的前期准备工作都已经很熟悉，所以初学者往往不知道如何做当前操作的前期准备。
2. 安装同许多其他软件一样，Modelsim SE同样需要合法的License,通常我们用Kengen产生license.dat。
⑴．解压安装工具包开始安装，安装时选择Full product安装。
当出现Install Hardware SecurityKey Driver时选择否。
当出现Add Modelsim To Path选择是。
出现Modelsim License Wizard时选择Close。
⑵．在C盘根目录新建一个文件夹flexlm，用Keygen产生一个License.dat,然后复制到该文件夹下。
⑶．修改系统的环境变量。
右键点击桌面我的电脑图标，属性->高级->环境变量->（系统变量）新建。
按下图所示内容填写，变量值内如果已经有别的路径了，请用“；”将其与要填的路径分开。
LM_LICENSE_FILE = c:\flexlm\license.dat⑷．安装完毕，可以运行。
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准备事项1.ModelSim试用版下载2.范例程序下载(史丹佛大学一门课的期末专题Implememtation of ViterbiDecoder：constrain length K=3, code rate R=1/2,register-exchange)整个project共含7个Verilog程序：system.v (top-level)|-- clkgen.v|-- chip_core.v|-- controller.v|-- spu.v|-- acs4.v|-- acs1.v(或是另外一个Verilog的简单例子，可以从C:\ SynaptiCAD\ Examples\ TutorialFiles\VeriLoggerBasicVerilo gSimulation\ add4.v and add4test.v)(或是另外一个VHDL的简单例子，可以从C:\ Modeltech_5.7e\ examples\ adder.vhd and testadder.vhd)ModelSim PE /LE /SE 差别在哪?本篇文章内容主要在教导软件使用，以Verilog程序为范例。
假设各位读者已经熟悉Verilog，废话不多说，让我们马上来见识一下ModelSim ...快速上手四部曲：建立Project、引进HDL Files、Compile、模拟(Simulate/Loading and Run)1.建立一个新的Project1-1 第一次执行程序时，可以从[开始] \ [程序集] \ ModelSim SE \ ModelSim；或是执行ModelSim在桌面的快捷方式在Library标签页中，展开各Library就可以看到其下含的所有Package (for VHDL)，进一步以Edit打开，可检视该Package与Package Body内容1-2File \ New \ Project ...输入project name and Location按OK键后∙指定的路径下会产生一个叫"work"的预设子资料夹，还有Viterbi.cr.mti、Viterbi.mpf 两个档案∙主操作画面左边的Workspace内，在原本的Library标签外，会出现另一个Project标签(但此时里面内容是空的)∙还会蹦出另一个"Add items.mpf 文件储存的是此project的相关数据，下次要开启此project 就是利用File \Open \ Project... 开启此.mpf若要移除之前建立的project，请从File \ Delete \Project... 移除2.载入Project 的HDL source codes按"Add items to the Project"窗口中的"Add Existing File" (或是从File \ Add to Project \ Existing Files ...)HDL files摆放的位置，路径名称不能有中文，否则软件会抓不到files关掉"Add items to the Project"窗口，此时的Project下出现了HDL File，一堆问号表示这些档案都还没compile。
如果要对project新增或移除HDL File：在Workspace内按鼠标右键，选择Add to Project \ Existing File... (新增)Remove from Project(移除)pile在Project标签页内，选定任一档案，按鼠标右键选择Compile \ Compile All或是直接按iconCompile Out-of-Data只重新compile有修改过的档案(比较节省时间，故也较常用)此刻只做Compile 还没做Simulate，而ModelSim必须要作完Simulate (Loading)后才会把所有档案link起来。
如果compiler的结果出现有errors或warnings的讯息，直接在该讯息上双击，即可进一步带出详细的讯息说明。
如果您处理的是VHDL project，那在做Compile前，先在Project标签页内，选定所有档案，按鼠标右键选择"Properties"做如下设定：4.Simulate (Loading)切换到Library卷标页，展开"work"目录，其下可以看到此project包含的所有档案，档案前的符号"M"，表示这些档案的性质是"Module"；如果你写的是VHDL程序那档案前所看到的符号会变成"E"(Entity) and "A"(Architecture)。
如果compiler完，work目录底下仍然看不到东西，无法展开，请稍等5~10秒(等程序update最新状态)，或是按鼠标右键选择"Update"重新整理4-1 直接以鼠标左键双击要Simulate 的档案，或是按鼠标右键选择Simulate。
此处选择要Simulate (Loading)的档案不一定要是top-level file，但如果你选的不是top-level file，project中的sub-ciricuit必须一个一个load，比较麻烦。
请注意，这里的"Simulate"并没有真的做仿真，只是把程序"Loading"进来，并将sub-module 彼此间link 起来Loading 要simulate 的档案的动作，也可以按Simulate icon 来完成执行以上动作时，如果再附加一个设定步骤：到Options标签页下，核选"Enable source file coverage"，即可在仿真的程序中，附带帮你检查testbench 对于if / case conditional statement的模拟涵盖率。
执行完Simulate (Load)的动作后，程序会自动再跳出两个标签页Sim与Files，此时在Sim下可以看到整个Project的Hierarchy关系要编辑HDL file，可以从Project(显示档案的状态)或File标签页内双击HDL档案以开启编辑窗口(edit window)。
sim标签页内虽然也有列出所有HDL档案，但双击HDL档案开启的是来源窗口(source window)，不能edit。
档案编辑(修改)完成(存盘)后，回到Project标签页内看该档案的状态时，会发现它变成未compile的问号，要重新对它做compile，把目前的Simulate关掉(Simulate \ End Simulation...)，再重新load一次，才能对新的程序做仿真。
若要查看此project架构，必须切换到Sim标签页；不像VeriLogger Pro只要Compiler完，就可以在同一个Project画面下看到整个project structure / hierarchy。
Sim 卷标页另外一个有趣的功能是：在Sim 标签页内选定哪一个module，其相对的内容会自动update 于signals、source、edit...等window (如果你有开启这些窗口的话)。
另外，source与edit window两者都可用来查看模拟时的某一个变量值或设定断点，但前者不可编辑。
∙Project 卷标页用以显示HDL档案的状态(也可以开启其编辑窗口)∙Library 标签页用以选定要Simulate的档案∙Sim 标签页用以查看project structure与开启某module的来源窗口∙File 卷标页用以开启某HDL档案的编辑窗口==> 四个功能拆成四个设定页，这是ModelSim 比较耍宝的地方。
以下，我们接着要把想观察的讯号引出来，然后"Run" simulation ...4-2 在Sim标签页内选定top-level file (system.v)，打开signals window：View \ Signals就可以看到top-level file的所有I/O signal。
4-3 在signals window的左半边字段内选定想看的讯号(如orig_bit_s1、y1_s1、y2_s1、decoded_coulmn_s1)，按鼠标右键Add to Wave \ Selected Signals，会跳出另一个"wave window"并把您想观察的讯号都列出来直接把signals window 的讯号拖曳到wave window 也可以(讯号的排列次序也可以用左键拖曳搬移)。
讯号的排列次序，可以直接用鼠标拖曳调整。
如果要看的是module / sub-module 所有讯号，4-2~4-3步骤可以一次完成：4-4 切回主窗口，Simulate \ Run \ Run 100ns --> 预设Runlength=100ns (一次跑100ns；可以更改)Simulate \ Run \ Run-All--> 跑到按"Break" 才暂停--> 按"Continue Run" 则继续Simulate \ Run \ Step --> 单步执行程序(for debugging)Simulate \ Run \ Restart --> 重新执行模拟程序执行暂停或是跑到断点时，要查看任一讯号或变量的数值，方法有三种∙从wave window查看∙光标指到source or edit窗口内的该变量，即会显示该变量当时的数值∙View \ Variables模拟结果如下如果想要看所有波形的范围：View \ Zoom \ Zoom Full以鼠标左键在波形显示区域点一下，就会出现黄色的垂直坐标线(cursor, 参阅step 5-4)。
直接在讯号波形上双击，会带出Dataflow window (step 5-3)；如果你是在红色的(unknown)在线双击，还可以进一步的在Dataflow window内选定该unknown signal 的wire，按鼠标右键选择TraceX 协助你debug如果讯号不想以预设的二进制表示，可以在wave window内选定该讯号名称，按鼠标右键选择Signal Properties...，然后选择表示方法(如十进制表示Decimal)。