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采用VHDL层次化文件设计一个一位全减器

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【设计】一位二进制全减器设计

【设计】一位二进制全减器设计

【关键字】设计南昌大学实验报告学生姓名：学号：89 专业班级：电子081实验类型：□ 验证□ 综合设计□ 创新实验日期：实验成绩：实验一1位二进制全减器设计一、实验目的1)熟悉实验设备和软件，掌握Quartus II 的VHDL文本设计及原理图设计全过程；2)熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件尝试结果；二、实验内容与要求1)完成一位二进制全减器的设计，用LED显示输出结果；2)用分层设计的方法设计，顶层为全减器（文本输入法），底层为半减器（原理图输入法）和逻辑门组成；3)自行完成设计与仿真、波形分析、下载与硬件尝试等全过程，验证设计是否正确；三、设计思路/原理图首先根据一位二进制半减器运行原理，列出半减器真值表（如图一所示），并由真值表设计出半减器原理图（如图二），根据全减器真值表（图三）可用两个半减器和一个或门组成一位二进制全减器。

a b so co0 0 0 00 1 1 11 0 1 01 1 0 0图一半减器真值表a b c cout sub0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 1 01 0 0 0 11 0 1 0 01 1 0 0 01 1 1 1 1图三全减器真值表图四由半减器组成的全减器原理图四、实验程序（顶层程序参考EDA教材88页一位二进制全加器顶层文本设计）底层（原理图输入）半加器连接图：定义或门：顶层（文本输入）LIBRARY IEEE; --1位二进制全减器顶层描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_m IS --定义f_m实体PORT (ain,bin,cin :IN STD_LOGIC;cout,sub:OUT STD_LOGIC);END ENTITY f_m;ARCHITECTURE one OF f_m IS --描述结构体COMPONENT h_m --定义h_m各引脚PORT ( a,b : IN STD_LOGIC ;co,so : OUT STD_LOGIC) ;END COMPONENT ;COMPONENT or2a --定义or2a各引脚PORT (a,b : IN STD_LOGIC;c : OUT STD_LOGIC) ;END COMPONENT ;SIGNAL d,e,f : STD_LOGIC ; --定义信号d,e,f的类型BEGIN --描述底层各元件的连接u1 : h_m PORT MAP (a=>ain, b=>bin, co=>d, so=>e) ;u2 : h_m PORT MAP (a=>e, b=>cin, co=>f, so=>sub);u3 : or2a PORT MAP (a=>d, b=>f, c=>cout);END ARCHITECTURE one ; --结束结构体描述五、实验步骤1.建立工作库文件夹和编辑设计文件1)在D盘新建立一个文件夹命名为f_m，选择ACEX1K芯片，保存下面的工程文件；2)打开quartus II，选择菜单File→New→Block diagram/schematic file，点击OK，输入半减器原理图，保存为h_m.bdf并选择菜单file→create/update→createVHDL component declaration files for current file2.选择菜单File→New→Block diagram/schematic file，点击OK，定义或门，保存为or2a.bdf并选择菜单file→create/update→create VHDL component declarati on filesfor current file3.选择菜单File→New→VHDL file，点击OK后在打开的界面下输入已设计的程序，保存为f_m.vhd；4.对f_m.vhd进行编译5.创建仿真文件f_m.vwf,将所有引脚拉入仿真文件，设定end time以及ain，bin，cin输入值，进行仿真6.选择assignments→pins 设置各引脚，并编译；7.下载程序，验证实验结果；六、仿真波形分析下图为实验所得的波形图：a b c d e f g h i区间ain bin cin cout sub LED6 LED5 a-b 0 0 0 0 0 灭灭b-c 0 0 1 1 1 亮亮c-d 0 1 0 1 1 亮亮d-e 0 1 1 1 0 亮灭e-f 1 0 0 0 1 灭亮f-g 1 0 1 0 0 灭灭g-h 1 1 0 0 0 灭灭h-i 1 1 1 1 1 亮亮借位情况，cout为本位输出，sub为向上借位的值，由上表可知，仿真结果与理论值（全减器真值表）一致，故仿真成功。

一位全加器VHDL的设计实验报告

一位全加器VHDL的设计实验报告

EDA技术及应用实验报告——一位全加器VHDL的设计班级：XXX姓名：XXX学号：XXX一位全加器的VHDL设计一、实验目的：1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。

2、掌握用VHDL设计简单组合电路的方法和详细设计流程。

3、掌握VHDL的层次化设计方法。

二、实验原理：本实验要用VHDL输入设计方法完成1位全加器的设计。

1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。

采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。

三、实验内容和步骤：1、打开文本编辑器，完成半加器的设计。

2、完成1位半加器的设计输入、目标器件选择、编译。

3、打开文本编辑器，完成或门的设计。

4、完成或门的设计输入、目标器件选择、编译。

5、打开文本编辑器，完成全加器的设计。

6、完成全加器的设计输入、目标器件选择、编译。

7、全加器仿真8、全加器引脚锁定四、结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。

全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。

构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表：信号输入端信号输出端Ai Bi Ci Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1。

EDA技术实用教程-VHDL版课后答案

EDA技术实用教程-VHDL版课后答案

第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。

FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。

FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。

1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。

综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。

综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。

l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。

(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。

(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。

(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。

综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。

一位全减器

一位全减器

实验一 1位二进制全减器设计一、实验目的1．熟悉Quartes II集成开发软件的使用；2．初步熟悉PH-1V型实验装置的使用；3 . 学习用原理图输入法和文本输入法进行简单的数字电路设计，掌握系统仿真，学会分析硬件测试结果。

二、实验内容与要求1．采用原理图输入法和文本输入法分别实现，分层设计，底层由半减器（也用原理图输入法）和逻辑门组成；2．建立波形文件，并进行系统仿真，用软件验证设计结果；3. 在仿真正确的情况下，对1位二进制半加/减器分别下载到实验箱中做硬件测试三、实验原理及设计思路根据一位二进制全减器的工作原理，可得其真值表为（如下：cin表示低位向本位借位。

cout 表示本位向高位借位)由EDA教程中全加器的顶层设计描述及半加器调用可类比到全减器的设计，可由先对半减器进行描述，然后进行两次调用。

半减器的工作时的逻辑表达式为：so=a XOR b ；co=(NOT a)AND b 四、实验程序（程序来源：EDA技术实验教程）LIBRARY IEEE ; ——或门逻辑描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT (a, b :IN STD_LOGIC;c : OUT STD_LOGIC );END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b ;END ARCHITECTURE one;LIBRARY IEEE; ——半减器描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_suber ISPORT (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);END ENTITY h_suber;ARCHITECTURE fh1 OF h_suber isBEGINso <= a xor b ;co <= (not a )AND b ;END ARCHITECTURE fh1;LIBRARY IEEE; ——1位二进制全减器顶层设计描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_suber ISPORT (ain,bin,cin : IN STD_LOGIC;cout,sum : OUT STD_LOGIC );END ENTITY f_suber;ARCHITECTURE fd1 OF f_suber ISCOMPONENT h_suber ——调用半减器声明语句PORT ( a,b : IN STD_LOGIC;co,so : OUT STD_LOGIC);END COMPONENT ;COMPONENT or2a ——调用或门声明语句PORT (a,b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f : STD_LOGIC; ——定义3个信号作为内部的连接线BEGINu1 : h_suber PORT MAP(a=>ain,b=>bin,co=>d,so=>e); ——例化语句u2 : h_suber PORT MAP(a=>e, b=>cin,co=>f,so=>sum);u3 : or2a PORT MAP(a=>d, b=>f,c=>cout);END ARCHITECTURE fd1 ;五、实验步骤：1.打开Quartes II软件，建立工程文件，注意工程名要与实体名一致：2、打开QuartusII,选择菜单File->New->VHDL.File,建立vhdl文件，将以上程序输入并进行编译；3、建立波形文件，并进行系统仿真，注意设置仿真结束时间以及添加结点；4、输入信号波形Tools->Options->Waveform Editor，进行功能仿真Tools->Simulator Tools，在Simulator Mode选择Functional，仿真表生成后点击Start开始仿真，完成后点击Report结果如下图所示；5、引脚锁定,及设置流程对各管脚进行分配，将ain分配给53，bin分配给54，cin分配给55。

EDA实训资料1·全加器&全减器程序

EDA实训资料1·全加器&全减器程序

给出1位全减器的VHDL描述。

首先设计1位半减器，然后用例化语句将它们连接起来底层文件半减器（h_suber）程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_suber ISPORT ( x , y : IN STD_LOGIC;diff , s_out : OUT STD_LOGIC ) ;END ENTITY h_suber;ARCHITECTURE fh1 OF h_suber ISSIGNAL abc : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ;BEGINabc <= x & y ;PROCESS ( abc )BEGINCASE abc ISWHEN "00" => diff <= '0'; s_out <= '0' ;WHEN "01" => diff <= '1'; s_out <= '1' ;WHEN "10" => diff <= '1'; s_out <= '0' ;WHEN "11" => diff <= '0'; s_out <= '0' ;WHEN OTHER => NULL ;END CASE;END PROCESS;END ARCHITECTURE fh1 ;底层文件或门（or2a）程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT ( a , b : IN STD_LOGIC;c : OUT STD_LOGIC ) ;END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINC <= a OR b ;END ARCHITECTURE one;根据连接图，顶层文件全减器（f_suber）程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_suber ISPORT ( xin , yin , sub_in : IN STD_LOGIC;diffout , sub_out : OUT STD_LOGIC ) ;END ENTITY f_suber;ARCHITECTURE fd1 OF f_suber ISCOMPONENT h_suberPORT ( x , y : IN STD_LOGIC;diff , s_out : OUT STD_LOGIC ) ;END COMPONENT ;COMPONENT or2aPORT ( a , b : IN STD_LOGIC;c : OUT STD_LOGIC ) ;END COMPONENT ;SIGNAL d , e , f : STD_LOGIC;BEGINu1 : h_suber PORT MAP ( x => xin , y => yin , diff => d , s_out => e );u2 : h_suber PORT MAP ( x => d , y => sub_in , diff => diffout , s_out => f ); u3 : or2a PORT MAP ( a => f , b => e , c => sub_out );END ARCHITECTURE fd1;全加器程序参照自动化同学课本，原理与全减器类似。

用VHDL结构描述设计一全减器

用VHDL结构描述设计一全减器

下面再将或门的VHDL程序描述如下：
ENTITY orgate IS PORT(A1,B1:IN BIT; O1:OUT BIT); END orgate;
ARCHITECTURE orgate_arc OF orgate IS BEGIN O1<= A1 OR B1; END orgate_arc;
I1 I2
U0 halfsub
temp_T
ห้องสมุดไป่ตู้
U1
FT
C_OUT
BEGIN U0:halfsub PORT MAP(I1,I2,temp_T,temp_c1); U1:halfsub PORT MAP(temp_T,C_IN,FT,temp_c2); U2:orgate PORT MAP(temp_c1,temp_c2,C_OUT); END fullsub_arc; 图中虚线框各元件之间 halfsub 的连线命名。temp_T将第一 temp_c2 个半减器的差位输出连到第 C_IN 二个半减器的输入端。信号 temp_c1 temp_c1将第一个半减器的借 U2 位输出连至“或”门的一个输入 端，信号temp_c2将第二个半 减器的借位输出连至“或”门的 另一个输入端。 用三个元件调用语句定义这三个连接关系。
用VHDL结构描述设计一全减器，全减器可由两个 半减器和一个或门组成。
I1 I2 C_IN
U0 temp_T U1 FT halfsub halfsub temp_c2 temp_c1 U2 C_OUT
首先用VHDL的行为描述设计半减器：
ENTITY halfsub IS PORT(A,B:IN BIT; T,C:OUT BIT); END halfsub; ARCHITECTURE halfsub_arc OF halfsub IS BEGIN PROCESS(A,B) BEGIN T<= A XOR B AFTER 10 ns; C <= (NOT A) AND B AFTER 10 ns; END PROCESS; END halfsub_arc;

vhdl 四输入表决器 二位二进制乘法器 一位二进制全减器等源代码及仿真波形

vhdl 四输入表决器 二位二进制乘法器 一位二进制全减器等源代码及仿真波形

将8421BCD转换为余3码源代码：Library ieee;Use ieee.std_logic_1164.all;Entity bcd isPort(a:in std_logic_vector(3 downto 0);y:out std_logic_vector(3 downto 0));End;Architecture rtl of bcd isBeginProcess(a)BeginCase a isWhen"0000"=>y<="0011";When"0001"=>y<="0100";When"0010"=>y<="0101";When"0011"=>y<="0110";When"0100"=>y<="0111";When"0101"=>y<="1000";When"0110"=>y<="1001";When"0111"=>y<="1010";When"1000"=>y<="1011";When"1001"=>y<="1100";When others=>y<="ZZZZ";End case;End process;End;仿真图形：（仿真结果均有延时，大约20ns）四输入表决器源代码：Library ieee;Use ieee.std_logic_1164.all;Entity bjq isPort(i:in std_logic_vector(3 downto 0);f:out std_logic);End;Architecture nm2 of bjq isBeginProcess(i)Begincase i isWhen"0000"=>f<='0';When"0001"=>f<='0';When"0010"=>f<='0';When"0011"=>f<='0';When"0100"=>f<='0';When"0101"=>f<='0';When"0110"=>f<='0';When"0111"=>f<='1';When"1000"=>f<='0';When"1001"=>f<='0';When"1010"=>f<='0';When"1011"=>f<='1';When"1100"=>f<='0';When"1101"=>f<='1';When"1110"=>f<='1';When"1111"=>f<='1';When others=>f<='Z';End case;End process;End;仿真图形：2位二进制相乘电路源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity multi isport(A,B:in std_logic_vector(1 downto 0);F:out std_logic_vector(3 downto 0));end;architecture bhv of multi isbeginprocess(A,B)beginif(A="01" and B="01" )thenF<="0001";elsif(A="01" and B="10")thenF<="0010";elsif(A="01" and B="11")thenF<="0011";elsif(A="10" and B="01")thenF<="0010";elsif(A="10" and B="10")thenF<="0100";elsif(A="10" and B="11")thenF<="0110";elsif(A="11" and B="01")thenF<="0011";elsif(A="11" and B="10")thenF<="0110";elsif(A="11" and B="11")thenF<="1001";elseF<="0000";end if;end process;end;仿真图形：一位二进制全减器源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity subtracter isport(A,B,Ci:in std_logic;F,Co:out std_logic);end;architecture bhv of subtracter isbeginprocess(A,B,Ci)beginif(A='0' and B='0' and Ci='0')thenF<='0';Co<='0';elsif(A='0' and B='0' and Ci='1')thenF<='1';Co<='1';elsif(A='0' and B='1' and Ci='0')thenF<='1';Co<='1';elsif(A='0' and B='1' and Ci='1')thenF<='0';Co<='1';elsif(A='1' and B='0' and Ci='0')thenF<='1';Co<='0';elsif(A='1' and B='0' and Ci='1')thenF<='0';Co<='0';elsif(A='1' and B='1' and Ci='0')thenF<='0';Co<='0';elseF<='1';Co<='1';end if;end process;end;仿真图形：开关控制电路源代码：Library ieee;Use ieee.std_logic_1164.all;Entity switch_control isPort(a,b,c:in std_logic;y:out std_logic);End;Architecture nm5 of switch_control isBeginProcess(a,b,c);V ariable comb:std_logic_vector(2 downto 0);BeginComb:=a&b&c;Case comb isWhen"000"=>y<='0';When"001"=>y<='1';When"011"=>y<='0';When"010"=>y<='1';When"110"=>y<='0';When"111"=>y<='1';When"101"=>y<='0';When"100"=>y<='1';When others=>y<='X';End case;End process;End;仿真图形：。

一位全加器VHDL的设计实验报告

一位全加器VHDL的设计实验报告

EDA技术及应用实验报告——一位全加器VHDL的设计班级：XXX姓名：XXX学号：XXX一位全加器的VHDL设计一、实验目的：1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。

2、掌握用VHDL设计简单组合电路的方法和详细设计流程。

3、掌握VHDL的层次化设计方法。

二、实验原理：本实验要用VHDL输入设计方法完成1位全加器的设计。

1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。

采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。

三、实验内容和步骤：1、打开文本编辑器，完成半加器的设计。

2、完成1位半加器的设计输入、目标器件选择、编译。

3、打开文本编辑器，完成或门的设计。

4、完成或门的设计输入、目标器件选择、编译。

5、打开文本编辑器，完成全加器的设计。

6、完成全加器的设计输入、目标器件选择、编译。

7、全加器仿真8、全加器引脚锁定四、结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。

全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。

构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表：信号输入端信号输出端Ai Bi Ci Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1。

采用VHDL层次化文件设计一个四位全减器

采用VHDL层次化文件设计一个四位全减器

采用VHDL层次化文件设计一个四位全减器一、实训目的1.巩固VHDL层次化文件设计方法。

2.培养应用VHDL层次化文件设计法的技能。

二、实训器材计算机与Quartus Ⅱ工具软件。

三、实训指导（一）实训原理4位二进制减法器由4个全减器构成，而全减器又由一个半减器和一个或门构成，半减器的真值表如表4-1所示：表4-1 半减器的真值表输入输出a1b1s1c10000011110101100半减器的逻辑表达式为：s1=NOT(a1 XOR(NOT b1))c1=(NOT a1) AND b1一位全减器的真值表如表4-2所示：表4-2 一位全减器的真值表c_in i1i2fs c_out0000000111010100110010011101011100011111（二）实训步骤1.电路模块划分根据算法分析，4位二进制减法器可由4个全减器构成，画出其原理方框图。

全减器的原理方框图如图4-1所示。

而每个全减器又可划分为一个半减器和一个或门这两个更小的模块，画出其原理方框图。

4位二进制减法器的原理方框图如图4-2所示。

图4-1一位全减器原理方框图图4-2 4位二进制减法器原理框图2.设计底层设计文件（1）设计半减器文件halfsub.vhd 。

（2）设计或门电路文件orgate.vhd 。

（3）设计全减器电路文件fullsub.vhd ，其中把半减器和或门电路文件作为元件调用。

3.设计顶层设计文件设计顶层设计文件sub4.vhd ，其中把全减器文件作为元件调用。

VHDL 代码如下：halfsub.vhd文件代码如下：ENTITY halfsub ISPORT(a1,b1:IN BIT;s1,c1:OUT BIT);END halfsub;ARCHITECTURE a OF halfsub ISBEGINPROCESS(a1,b1)BEGINs1<=NOT(a1 XOR(NOT b1)) AFTER 10ns; c1<=(NOT a1) AND b1 AFTER 10 ns;END PROCESS;END a;orgate.vhd文件代码如下：ENTITY orgate ISPORT(a,b:IN BIT;o:OUT BIT);END orgate;ARCHITECTURE a OF orgate ISBEGINo<=a OR b;END a;fullsub.vhd文件代码如下：ENTITY fullsub ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT);END fullsub;ARCHITECTURE a OF fullsub ISSIGNAL temp_s,temp_c1,temp_c2:BIT; COMPONENT halfsubPORT(a1,b1:IN BIT;s1,c1:OUT BIT);END COMPONENT;COMPONENT orgatePORT(a,b:IN BIT;o:OUT BIT);END COMPONENT;BEGINU0:halfsub PORT MAP(i1,i2,temp_s,temp_c1);U1:halfsub PORT MAP(temp_s,c_in,fs,temp_c2);U2:orgate PORT MAP(temp_c1,temp_c2,c_out);END a;sub4.vhd文件代码如下：ENTITY sub4 ISPORT(a,b:IN BIT_VECTOR(3 DOWNTO 0);cin:IN BIT;fs:OUT BIT_VECTOR(3 DOWNTO 0);cout:OUT BIT);END sub4;ARCHITECTURE a OF sub4 ISSIGNAL temp_co0,temp_co1,temp_co2:BIT;COMPONENT fullsub ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT);END COMPONENT;BEGINU0:fullsub PORT MAP(a(0),b(0),cin,fs(0),temp_co0);U1:fullsub PORT MAP(a(1),b(1),temp_co0,fs(1),temp_co1); U2:fullsub PORT MAP(a(2),b(2),temp_co1,fs(2),temp_co2); U3:fullsub PORT MAP(a(3),b(3),temp_co2,fs(3),cout); END a;1.编译顶层设计文件把以上各个模块的VHDL设计文件放入同一个文件夹中，以顶层文件建立工程，直接编译顶层文件同时也就编译各个底层模块文件。

VHDL之一位全减器

VHDL之一位全减器

一位全减器实验实验目的：1.首先设计一位半减器，然后设计出半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。

半减器的实验程序为：library ieee;use ieee.std_logic_1164.all;entity h_suber isport (x,y : in std_logic;diff,s_out : out std_logic);end h_suber ;architecture hdlarch of h_suber isbeginprocess(x,y)begindiff <= x xor y;s_out <= (not x) and y;end process;end hdlarch;2．以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr)。

以一位半减器为实体，生成器件，连接如下图的电路，使之构成以为全减器实验仿真波形：四位全减器实验1.实验原理：（1）利用前面设计的全减器（一位全减器）生成元件；（2）建立新的原理图，完成4位全减器的设计；（3）进行波形仿真验证；2.实验仿真波形图：7段数码显示译码器设计1、实验目的：学习7段数码显示译码器设计、多层次设计方法、和总线数据输入方式的仿真，并进行电路板下载验证。

2、实验原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA 或CPLD中实现。

本项实验很容易实现这一目的。

例2作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如实验图2数码管的7个段，高位在左，低位在右。

例如当LED7S 输出为 "1101101" 时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示“5”。

实验五 用VHDL语言进行多位减法器的设计

实验五 用VHDL语言进行多位减法器的设计

实验五用VHDL语言进行多位减法器的设计实验五用vhdl语言进行多位减法器的设计实验5用vhdl语言进行多位减法器的设计一、实验目的学习在quartusⅱ下用vhdl语言设计复杂组合电路与功能仿真的方法。

二、实验仪器设备1、pc机一台2、quartusⅱ。

三、实验要求1、复习教材中的有关内容，编写成多位减法器的vhdl源程序。

2、用vhdl语言输入方式完成电路设计，编译、仿真后，在试验箱上实现。

四、实验内容及参考实验步骤1、用vhdl语言设计一个半减器。

并展开编程仿真。

2、在半减器的基础上，利用元件例化语句，设计一个一位的全减器，并编译仿真。

3、在一位全减器的基础上，利用元件例化语句，设计一个8位的全减器，并编程仿真。

五、实验报告1、根据实验过程写出试验报告2、总结用vhdl语言的设计流程1、总结复杂组合电路的设计方法。

附录1、半减器程序libraryieee;useieee.std_logic_1164.all;entityh_suberisport(x,y:instd_logic;diff,s_out:outstd_logic);endentityh_suber;architecturebhvofh_suberisbeginprocess(x,y)begindiff<=xxory;s_out<=(notx)andy;endprocess;endarchitecturebhv;2、一位全减器程序libraryieee;useieee.std_logic_1164.all;entitysuberisport(x,y,sub_in:instd_logic;diffr,sub_out:outstd_logic);endentitysuber;signalt0,t1,t2:std_logic;beginu1:h_suberportmap(x=>x,y=>y,diff=>t0,s_out=>t1);u2:h_suberportmap(x=>t0,y=>sub_in,diff=>diffr,s_out=>t2);sub_out<=t1ort2;endar chitecturebhv;3、8位全减器程序libraryieee;useieee.std_logic_1164.all;entitysub8isport(a,b:instd_logic_vector(7downto0);sin:instd_logic;sout:outstd_logic;c:outstd_logic_vector(7downto0));endentitysub8;port(x,y,sub_in:instd_logic;signalt:std_logic_vector(6downto0);beginu0:suberportmap(x=>a(0),y=>b(0),sub_in=>sin,diffr=>c(0),sub_out=>t(0));u1:sube rportmap(x=>a(1),y=>b(1),sub_in=>t(0),diffr=>c(1),sub_out=>t(1));u2:suberportm ap(x=>a(2),y=>b(2),sub_in=>t(1),diffr=>c(2),sub_out=>t(2));u3:suberportmap(x=> a(3),y=>b(3),sub_in=>t(2),diffr=>c(3),sub_out=>t(3));u4:suberportmap(x=>a(4),y =>b(4),sub_in=>t(3),diffr=>c(4),sub_out=>t(4));u5:suberportmap(x=>a(5),y=>b(5) ,sub_in=>t(4),diffr=>c(5),sub_out=>t(5));u6:suberportmap(x=>a(6),y=>b(6),sub_i n=>t(5),diffr=>c(6),sub_out=>t(6));u7:suberportmap(x=>a(7),y=>b(7),sub_in=>t(6 ),diffr=>c(7),sub_out=>sout);endarchitecturebhv;。

第3章 组合电路的VHDL设计(四)—习题讲解学习

第3章 组合电路的VHDL设计(四)—习题讲解学习

习题
3-4 给出1位全减器的VHDL描述；最终实现8位全减器。要求: （3）以1位全减器为基本硬件,构成串行借位的8位减法器,要求用例化语句来 完成此项设计(减法运算是x-y-sun_in=difft)
x7 xin sub_out sout
y7 yin u7
sub_in diff_out diff7 a6 ……………….
………………. a1
x1 xin sub_out
y1 yin u1
sub_in diff_out diff1 a0
x0 xin sub_out
y0 yin u0
sin sub_in diff_out diff0
串行借位的 8 位减法器
习题
3-5 用VHDL设计一个3-8译码器，要求分别用(条件)赋值语句、case语句、 if else语句或移位操作符来完成。比较这4种方式中，哪一种最节省逻辑资源。 （1）case语句实现：
习题
3-10 利用if语句设计一个3位二进制数A[2:0]、B[2:0]的比较器电路。对于比 较(A<B)、(A>B)、(A=B)的结果分别给出输出信号LT=1、GT=1、EQ=1
习题
3-14 用循环语句设计一个7人投票表决器。
习题
3-5 用VHDL设计一个3-8译码器，要求分别用(条件)赋值语句、case语句、 if else语句或移位操作符来完成。比较这4种方式中，哪一种最节省逻辑资源。 （2）if_else语句实现：
习题
3-6 设计一个比较电路，当输入的8421BCD码大于5时输出1，否则输出0。
习题
3-9 设计一个格雷码 至二进制数的转换器。
习题
3-4 给出1位全减器的VHDL描述；最终实现8位全减器。要求: （1）首先设计1位半减器,然后用例化语句将它们连接起来,图3-18中h_suber 是半减器,diff是输出差(diff=x-y),s_out是借位输出(s_out=1,x<y),sub_in是借 位输入。

实验四 全减器

实验四 全减器

实验四 全减器一、实验目的设计并实现一个一位减法器 二、实验原理半减器不考虑低位向本位的借位。

一位半减器由两个输入、两个输出。

表1 半减器真值表输入 输出 Bi Ai Di Ci 0 0 0 0 0 1 1 1 1 0 1 0 11由真值表可得到函数表达式：Bi Ai Bi Ai Di += Bi Ai Ci =在下图中，“进位入”Ci -1是指低位的进位输出，“进位出”Ci 即是本位的进位输出。

Ai Bi A BCDDi CiC D 半减器半减器≥Ci-1原理图如下：全减器（被减数）Ai(减数)Bi（差）Di (借位出)Ci真值表：输入输出Ci-1Bi Ai Si Ci 0000000000000000000011111111111111111111根据真值表写出逻辑表达式：111i i i i i i i i i i D A B C A B C A B C ---=++三、实验步骤1、建立工程fullsub,新建VHDL 文件输入以下代码保存为fullsub1.vhdl 。

打开addern.vhdl 文件，选择File → Creat/Update → Creat Symbol Files for Current Files 生成顶层符号文件。

（参考实验一、二）----------------------半减器程序 library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity halfsub is port(a,b:in std_logic; d,c:out std_logic); end halfsub;architecture half1 of halfsub is begind<=((a and (not b))or ((not a)and b)); c<=(not a)and b; end half1;-----------------------------------全减器程序 library ieee;use ieee.std_logic_1164.all; entity fullsub1 isport(ai,bi,ci:in std_logic; di,co:out std_logic); end fullsub1;architecture full1 of fullsub1 iscomponent halfsub-----------声明半减器调用 port(a,b:in std_logic;d,c:out std_logic); end component;signal halfsub1_d,halfsub1_c,halfsub2_c:std_logic;begin----------------------------------------------------------调用半减器 halfsub1:halfsub port map (ai,bi,halfsub1_d,halfsub1_c); halfsub2:halfsub port map (halfsub1_d,ci,di,halfsub2_c); co<=(halfsub1_c or ci); end full1;2、新建一个Block Diagramm/Schematic File 原理图文件，，在空白处双击添加生成的顶层原理图，并连接input 、output （输入输出管脚）重命名后如图所示，保存文件fullsub.bdf 。

VHDL-实验

VHDL-实验

计算机科学与技术学院实验报告（学年度第学期）课程名称EDA技术实验姓名学号专业计算机班级地点教师实验一：八位二进制补码一．实验目的1．熟悉Max+PlusII和GW48EDA开发系统的使用；2．掌握八位二进制补码的VHDL设计；3．元件例化语句的使用。

二．实验原理若原码为正，则补码等于原码；若原码为负，则补码为(2+原码)mod2。

三．八位二进制补码程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JACKAN ISPORT(rst:IN STD_LOGIC;din:IN STD_LOGIC_VECTOR(7 DOWNTO 0);dout:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY JACKAN;ARCHITECTURE HAIXIA OF JACKAN ISSIGNAL tmp:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINPROCESS(din,rst)BEGINIF rst='0' THENdout<=(OTHERS=>'0');ELSIF din(7) ='1' THENFOR i IN 0 TO 6 LOOPtmp(i)<=NOT din(i);END LOOP;dout(6 DOWNTO 0) <= tmp+1;dout(7) <= din(7);ELSEdout<= din;END IF;END PROCESS;END ARCHITECTURE HAIXIA;四．实验结果五．总结8位二进制补码：寄存器主要用来存储8位二进制数据。

高8位为符号位，不进行求反运算。

余下7位根据高8位的数据状态进行相应操作。

实验二.一位全减器的VHDL设计一. 实验目的1.熟悉Max+PlusII和GW48EDA开发系统的使用；2.掌握一位半减器的VHDL设计；3.掌握一位半减器构建一位全减器的方法；二．实验原理由两个半减器和一个或门构成一个全减器。

EDA习题答案

EDA习题答案
y => b(i), sub_in => stmp(i), diffr => c(i), sub_out => stmp(i+1)); end generate ; end；
习题 5-6 根据图 5-23，写出顶层文件 MX3256.VHD 的 VHDL 设计文件。
习题 4-11 用 D 触发器设计 3 位二进制加法计数器。 解：注意 D 触发器级联时应取非端，否则只能作分频器
下图是异步计数器方式，同步计数器方式请读者自行考虑
习题 4-12 用 D 触发器构成按循环码(000->001->011->111->101->100->000)规律工作的六进制同步计数 器。
第 1 章 概述
11
diff : OUT STD_LOGIC; s_out : OUT STD_LOGIC ); end component; signal t0,t1,t2 : STD_LOGIC; BEGIN u1 : h_suber PORT MAP(x => x, y => y, diff => t0, s_out => t1); u2 : h_suber PORT MAP(x => t0, y => sub_in, diff => diffr, s_out => t2); sub_out <= t1 OR t2; END; (2)8 位减法器，关于生成语句可以参见第 9 章
0
0
library ieee; use ieee.std_logic_1164.all;
entity h_suber is port ( x,y : in std_logic; diff,s_out : out std_logic );

EDA技术实用教程--VHDL版本(第五版)潘松课后习题答案

EDA技术实用教程--VHDL版本(第五版)潘松课后习题答案

《EDA技术实用教程(第五版)》习题1 习题1-1EDA技术与ASIC设计和FPGA开发有什么关系?FPGA在ASIC设计中有什么用途?P3~4EDA技术与ASIC设计和FPGA开发有什么关系?答:利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现;FPGA和CPLD是实现这一途径的主流器件。

FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计,以及对自动设计与自动实现最典型的诠释。

FPGA在ASIC设计中有什么用途?答:FPGA和CPLD通常也被称为可编程专用IC,或可编程ASIC。

FPGA实现ASIC设计的现场可编程器件。

1-2 与软件描述语言相比,VHDL有什么特点? P4~6答:编译器将软件程序翻译成基于某种特定CPU的机器代码,这种代码仅限于这种CPU 而不能移植,并且机器代码不代表硬件结构,更不能改变CPU的硬件结构,只能被动地为其特定的硬件电路结构所利用。

综合器将VHDL程序转化的目标是底层的电路结构网表文件,这种满足VHDL设计程序功能描述的电路结构,不依赖于任何特定硬件环境;具有相对独立性。

综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中,具有明显的能动性和创造性,它不是机械的一一对应式的“翻译”,而是根据设计库、工艺库以及预先设置的各类约束条件,选择最优的方式完成电路结构的设计。

l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P6什么是综合? 答:在电子设计领域中综合的概念可以表示为:将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

有哪些类型?答:(1)从自然语言转换到VHDL语言算法表示,即自然语言综合。

(2)从算法表示转换到寄存器传输级(RegisterTransport Level,RTL),即从行为域到结构域的综合,即行为综合。

VHDL习题1

VHDL习题1

4-5.给出1位全减器的VHDL描述。

要求：(1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out 是借位输出，sub_in是借位输入。

(2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr)底层文件1：or2a.VHD实现或门操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;底层文件2：h_subber.VHD实现一位半减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out::OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINxyz <= x & y;PROCESS(xyz)BEGINCASE xyz ISWHEN "00" => diff<='0';s_out<='0';WHEN "01" => diff<='1';s_out<='1';WHEN "10" => diff<='1';s_out<='0';WHEN "11" => diff<='0';s_out<='0';WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;顶层文件：f_subber.VHD实现一位全减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC;diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITECTURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC;diff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1:h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);u2:h_subber PORT MAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f); u3:or2a PORT MAP(a=>f,b=>e,c=>sub_out); END ARCHITECTURE ONE;END ARCHITECTURE ART;一、单项选择题：（20分）1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为D 。

《EDA技术实用教程(第五版)》课后习题答案(第1_10章)

《EDA技术实用教程(第五版)》课后习题答案(第1_10章)

《EDA技术实用教程(第五版)》课后习题及答案1 习题1-1EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P3~4EDA技术与ASIC设计和FPGA开发有什么关系？答：利用EDA 技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。

FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。

FPGA在ASIC设计中有什么用途？答：FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。

FPGA实现ASIC设计的现场可编程器件。

1-2 与软件描述语言相比，VHDL有什么特点? P4~6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。

综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。

综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。

l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P6什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。

(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。

实验二1位全加器的设计（VHDL）

实验二1位全加器的设计（VHDL）

实验二1位全加器的设计（VHDL）
实验二1位全加器的设计（VHDL）
一、实验目的
1、掌握MAX+PLUSII 10.2软件的使用流程。

2、掌握设计文本输入方法。

3、熟悉ZY11EDA13BE型实验箱的开关按键模块，LED显示模块。

二、实验内容
在MAX+PLUSII 10.2软件中使用文本输入方法设计并实现一个1位全加器。

三、实验仪器
1、ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。

2、并口延长线，JTAG延长线。

3、安装MAX+PLUSII 10.2软件的PC机。

四、实验原理
根据实验一的全加器原理，用VHDL分别描述半加器和或门，使用元件例化语句实现全加器的描述。

五、实验注意事项：
实验指导书中所有实验内容都是针对主板系统的核心芯片EP1K30QC208-2来设计的，实验原理中提供了管脚分配情况，管脚分配好后必须通过成功编译才可以下载配置。

六、实验步骤：
步骤1：为本项工程设计建立文件夹。

步骤2：输入设计项目原理图，并存盘。

步骤3：将设计项目设置成工程文件：
步骤4:选择目标器件并编译
步骤5：时序仿真
步骤6：创建默认的逻辑符号：选莱单File\Create Default Symbol（只在底层设计中使用）。

步骤7：引脚锁定
步骤8：连接设备：
步骤9：下载配置文件到目标芯片。

步骤10：逻辑验证
七、实验报告
1、列出半加器和全加器的真值表。

2、列举出不同方式的VHDL1位全加器的描述。

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采用VHDL层次化文件设计一个一位全减器
一、实训目的
1.巩固编译、仿真VHDL文件的方法。

2.掌握在Quatrus Ⅱ中使用自定义库和程序包的方法。

二、实训器材
计算机与Quartus Ⅱ工具软件。

三、实训指导
（一）实训原理
一位全减器的真值表如表3-1所示：
表3-1 一位全减器的真值表
（二）实训步骤
1.设计输入VHDL文件
（1）设计输入底层文件my_package.vhd。

（2）设计输入顶层文件fullsub_work.vhd。

以fullsub_work为工程文件夹，fullsub_work.vhd为顶层文件新建的一个工程项目，把my_package.vhd文件添加到工程中。

执行Project→Add/Remove Files in Project…把my_package.vhd文件添加到工程下。

VHDL代码如下：
my_package.vhd文件代码如下：
PACKAGE my_package IS
PROCEDURE halfsub (SIGNAL a,b:IN BIT; SIGNAL s,c:OUT BIT);
PROCEDURE orgate (SIGNAL a1,b1:IN BIT; SIGNAL o1:OUT BIT);
END my_package;
PACKAGE BODY my_package IS
PROCEDURE halfsub (SIGNAL a,b:IN BIT; SIGNAL s,c:OUT BIT) IS
BEGIN
s<=a XOR b AFTER 10 ns;
c<=(NOT a) AND b AFTER 10 ns;
END PROCEDURE halfsub;
PROCEDURE orgate (SIGNAL a1,b1:IN BIT; SIGNAL o1:OUT BIT) IS
BEGIN
o1<=a1 OR b1;
END PROCEDURE orgate;
END my_package;
fullsub_work.vhd文件代码如下：
USE WORK.my_package.ALL;
ENTITY fullsub_work IS
PORT(i1,i2,c_in:IN BIT;
fs,c_out:OUT BIT);
END fullsub_work;
ARCHITECTURE a OF fullsub_work IS
SIGNAL temp_s,temp_c1,temp_c2:BIT;
BEGIN
U0:halfsub(i1,i2,temp_s,temp_c1);
U1:halfsub(temp_s,c_in,fs,temp_c2);
U2:orgate(temp_c1,temp_c2,c_out);
END a;
2.编译顶层设计文件
把my_package.vhd文件放入fullsub_work文件夹中，直接编译顶层文件同时也就编译底层模块文件。

若有错误，则加以纠正，直到通过为止。

3.仿真顶层设计文件
最后，仿真顶层文件，若发现功能错误，应检查其原因，并加以纠正。

一位全减器的仿真图如图3-1所示：
图3-1 一位全减器仿真波形图。

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