CPLD技术设计数字时钟电子报告.doc

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CPLD制作数字钟的评测报告

CPLD制作数字钟的报告论文2008-06-18 11:45:01阅读429评论0字号：大中小通过这8周的学习，我知道了CPLD及电子电路CAD主要是学习里利用可编程器件使其实现某种指定功能。

将通过编程做出的器件进行设计组装，调试使其成为一个简易的电子产品。

同时我也了解如何设计一个电子产品。

首先必须明确系统的设计任务，根据任务设计方案，然后对方案中的各部分进行单元电路的设计，参数计算和器件选择，最后将各部分连接在一起，画出符合设计要求的完整的电路图。

然后进行编译，使其功能在可编程器件上能够实现。

在这8周的时间里，我们主要完成了以下六个实验：实验一: 组合逻辑设计、实验装置的使用方法一实验目的:1通过一个简单的3-8译码器的设计,掌握组合逻辑电路的设计方法。

2.初步了解EPLD设计的全过程, 初步掌握Altera软件的使用。

3.掌握组合逻辑电路的静态测试方法.二实验步骤:1 进入Windows操作系统,打开Max+PLUSII的设计软件. 启动File口Project Name菜单,将出现Project Name 对话框,在对话框内键入设计项目名YUSHI,选Ok即可2.点击Assign 口Device菜单,选择器件EPF10K144-13 设计的输入. 画出的实验原理图如下:点击保存按钮保存原理图. 将起保存在YUSHI文件下,起扩展名为.gdf4. 设计项目的编译. 点击MAX+PLUSII 口compiler项,出现编译窗口,点击start即可开始编译5.设计项目的模拟仿真. 通过模拟一个项目来证明它的功能是否是正确的. 上述电路的仿真波形如下:6.在底层图编辑器中观察适配结果以及管脚的重新分配定位.对照结构管脚分配表,根据自己的设计进行分配.7, 器件的编译.三. 实验效果产生的现象:通过按键输入，发光二极管显示3-8译码器的功能。

四实验小结:通过这个实验，我们初步了解了Max+PLUSII软件设计环境以及软件的使用。

关于实验报告cpld

报告要求一．报告用A4纸张打印，报告封面用统一模板（见下页），上交时间为课程结束后的下一周周四上午九点至十一点。

二．字数要求2500--3500字之内，每个同学一份，同组同学可共用成果，其余部分应有区别。

三．实验项目1、实验一组合逻辑设计、实验装置的使用方法2、实验二用VHDL设计十六进制加法计数器3、实验三用VHDL设计6进制、60进制计数器4、实验四报时电路、分频电路、二选一电路5、实验五数字钟综合设计6、实验六 PROTEL99SE原理图、印制电路板图（PCB）设计四．实验报告内容要反映出以上6个实验的内容，重点说明数字钟综合设计，包括实验目的、实验原理、实验步骤、实验电路或者是程序、仿真波形（在能够仿真的情况下）、实验中遇到的问题及解决的方法，实验完成的效果等。

五．总结简单谈一下学习本课程的体会。

1CPLD及电子CAD 实验报告姓名：黄嘉宝学号：2010108122网选班号:1网选序号:13同组同学姓名：郑琦三峡大学电气与新能源学院21、实验一组合逻辑设计、实验装置的使用方法一、实验目的：（1）简单了解38译码器的设计，初步掌握组合逻辑电路的设计方法（2）学会使用MAX2软件二、实验步骤：1、指定项目名称启动max2软件——file——Project name(对话框中输入项目名)2、建立新文件File ——new(选第一个XX.gdf文件)——OK3、设计的输入1)原图的空白处双击鼠标左键2）输入原件名称或鼠标点击选取即可以38译码器的逻辑电路设计为例步骤如下：双击max2启动软件——file——project——输入项目名ymq38_13——file——new——选第一个XX.gfd——OK——保存命名ymq38.gdf——双击鼠标左键依次输入元器件input\output\not\and3\依次命名然后连线得到附录一图——保存——编译确定是否有连线错误（max2+plus——comfile）4、硬件检测功能编程下载，验证电路逻辑功能的硬件检测方法1、指定器件assign/device选ACEX1k和EP1K30TC144—12、编译生效max-plus/compiler3、分配管脚max-plus/floorplan editor4、编译生效max-plus/compiler5、打开装置的电源开关调到模式56、下载max-plus/programmer7、载入下载文件JIAG/Multi-Device JIAG Chain setup8、删除无用文件9、浏览后缀为.sof的文件，点add10、点configure管脚如何分配：在给定的装置结构图里面选取适当的数码管和相应的控制开关，然后在给定的表格中找到对应的管脚，然后分别把管脚导入到相应的位置34附录一五、波形仿真：file-new-waveform editor （波形文件）保存 Node-enter-list-(导入输入、输出)options-gridsize(改尺寸不能低于10nm) simulator(开始仿真) timing anal(定时分析器) 得到如下结果验证38译码器52.VHDL 硬件描述语言在VHDL 程序中，通常包括实体（ENTITY ）、结构体（ARCHITECTURE ）、配置（CONFIGURATION)、包集合（PACKAGE)、和库（LIBRARY)5部分。

CPLD数字时钟设计

Cpld课程学习报告第1页一、课题简介：此次CPLD设计是借助MAX+PLUSII软件完成十进制计数器的制作，其中需要编译、生成GDF文件、接引脚、传输数据等过程；并以十进制计数器为引导，完成基本时钟、闹钟、整点报时、跑表的制作，并最终完成整个数字钟的综合设计另外。

在此基础上可添加更多额外功能的扩展。

二、课题要求：时、分、秒六位数码管显示（标准时间23点59分59秒）；具有小时、分钟校准功能；整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀);跑表:最大计时99分59秒999毫秒。

独立的跑表功能，不影响数字钟正常工作;定时花样闹钟：可在00:00到23:59之间由用户设定任一时间，到时报警；插入一段音乐，在跑表工作时开始播放。

Cpld课程学习报告第2页三、数字钟设计的逻辑结构：四：数字钟设计的基本步骤：（1）具有调时、调分功能的基本时钟：运用24进制及60进制计数器组装，并接入相应输入输出器件。

通过频率为1Hz的脉冲作为输入端接到60进制的计数器，以进位标志carry作为下一级的频率脉冲，从而实现了一个可以表示实际时间的时钟。

此处用或门将外部的手动脉冲信号送进驱动实现了调时功能。

Cpld课程学习报告第3页60进制计数器的程序：（24、1000进制等计数器原理类似）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mp62_cnt60_5 isport(clk,clr,en: in std_logic;carry : out std_logic;ge,shi : out std_logic_vector( 3 downto 0));end ;architecture one of mp62_cnt60_5 issignal g,s :std_logic_vector(3 downto 0);beginprocess(clk,clr,en,g,s )beginCpld课程学习报告第4页if clr='1' theng<="0000";s<="0000";elsif clk'event and clk='1' thenif en='0' thenif g="1001"and s="0101" theng<="0000";s<="0000";carry<='1';elsif g="1001" theng<="0000" ; s<=s+1;else g<=g+1;carry<='0';end if;end if;end if;end process;ge<=g;shi<=s;end;（2）定时部分：Cpld课程学习报告第5页定时部分有两个方面的说明：1、二选一模块：当S为0时，显示正常时间；当S为1时，显示定时时间。

基于CPLD的数字电子钟设计报告

目录引言 (3)一：VHDL的概述 (3)第一章各模块设计 (6)一设计要求及目的 (6)1.1 设计要求 (6)1.2 目的 (6)二各程序模块设计说明及仿真 (6)2.1 60进制计数器 (6)2.2 24进制计数器： (9)2.3 8进制计数器： (11)2.4 花样闹钟： (13)第二章设计过程及结论 (19)一设计过程： (19)二测试及结论： (20)三学习心得： (20)内容简要本次CPLD课程学习的主要任务是灵活地运用CPLD相关知识、基本的VHDL硬件描述语言编程得到我们想要的器件以实现我们所预期的功能，最终设计出产品——数字电子钟。

实现的基本功能是时、分、秒在数码管上的显示和分钟、小时的校准，扩展部分有以下几点：整点报时、定时闹钟、定时花样闹钟。

引言一：VHDL的概述硬件描述语言（hardware description language，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。

目前，利用硬件描述语言可以进行数字电子系统的设计。

随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中。

国外硬件描述语言种类很多，有的从Pascal发展而来，也有一些从C语言发展而来。

有些HDL成为IEEE标准，但大部分是企业标准。

VHDL来源于美国军方，其他的硬件描述语言则多来源于民间公司。

可谓百家争鸣，百花齐放。

这些不同的语言传播到国内，同样也引起了不同的影响。

在我国比较有影响的有两种硬件描述语言：VHDL语言和Verilog HDL语言。

这两种语言已成为IEEE标准语言。

电子设计自动化（electronic design automation，EDA）技术的理论基础、设计工具、设计器件应是这样的关系：设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为，再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件，半导体器件FPGA则是这些硬件配置文件的载体。

CPLD大作业—电子时钟设计

CPLD大作业报告——电子时钟设计姓名：班级：控制（学号：2015实验日期：2015年12月15日一、实验内容：1.使用CPLD设计电子钟电路框图，并对主要功能进行解释；2.设计小时、分、秒处理功能模块的VHDL程序；二、实验要求：1.编写小时、分、秒处理功能模块编程。

2.对仿真图形进行分析，对关键处的时序进行解释。

3.每个人的小时、分、秒数都不同。

根据任务布置，本设计的小时、分、秒数分别为24、32、32。

三、模块设计1. 一个模块实现的数字钟设计方案（1）时钟VHDL源程序LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY clk32 ISPORT(CLRN,LDN,EN,CLK : IN STD_LOGIC;Sa, Ma, Ha : IN INTEGER RANGE 0 TO 9;Sb, Mb : IN INTEGER RANGE 0 TO 3;Hb : IN INTEGER RANGE 0 TO 2;QSa,QMa,QHa : OUT INTEGER RANGE 0 TO 9;QSb,QMb : OUT INTEGER RANGE 0 TO 3;QHb : OUT INTEGER RANGE 0 TO 2);END clk32;ARCHITECTURE clock OF clk32 ISBEGINPROCESS (CLK)VARIABLE tmpsa,tmpma,tmpha : INTEGER RANGE 0 TO 9; VARIABLE tmpsb, tmpmb : INTEGER RANGE 0 TO 4; VARIABLE tmphb : INTEGER RANGE 0 TO 2; BEGINIF CLRN='0' THENtmpsb := 0; tmpsa := 0;tmpmb := 0; tmpma := 0;tmphb := 0; tmpha := 0;ELSEIF (CLK'event AND CLK='1') THENIF LDN='0' THENtmpsa:=Sa; tmpsb:=Sb; tmpma:=Ma; tmpmb:=Mb;tmpha:=Ha; tmphb:=Hb;ELSIF EN='1' THENIF (tmpsb=3 AND tmpsa=1 AND tmpmb=3 AND tmpma=1) THEN IF (tmphb=2 AND tmpha=3) THENtmpha:=0; tmphb:=0 ;ELSIF tmpha=9 THENtmpha:=0; tmphb:=tmphb+1;ELSE tmpha:=tmpha+1;END IF;END IF;IF (tmpsb=3 AND tmpsa=1) THENIF tmpma=9 THENtmpma:=0; tmpmb:=tmpmb+1;ELSIF (tmpmb=3 AND tmpma=1) THENtmpmb:=0; tmpma:=0 ;ELSE tmpma:=tmpma+1;END IF;END IF;END IF;IF tmpsa=9 THENtmpsa:=0;tmpsb:=tmpsb+1;ELSIF (tmpsb=3 AND tmpsa=1) THENtmpsb:=0; tmpsa:=0 ;ELSE tmpsa := tmpsa+1;END IF;END IF;END IF;QSa<=tmpsa; QSb<=tmpsb;QMa<=tmpma; QMb<=tmpmb;Qha<=tmpha; Qhb<=tmphb;END PROCESS ;END clock;以上程序实现了，用统一化整体模块完成了对时钟的时、分、秒的相应的进制设计。

基于CPLD的数字时钟设计

CPLD课程学习报告学生姓名：熊军同组者姓名：黄辉CPLD的全称是Complex Programmable Logic Device （即复杂可编程器件），但本次试验所使用的器件并不是CPLD而是FPGA，FPGA的全称是Field Programmable Gate Array （即现场可编程门阵列）。

FPGA与CPLD有很多相似点，它们都是可编程数字逻辑器件，都在时序逻辑电路和组合逻辑电路中有很强的优势。

它们的区别在于，FPGA的容量大、速度慢且不可预测、掉电信息丢失，二CPLD容量小、速度快且有很好的可预测性、掉电信息不丢失。

CAD 的全称是Computer Aided Design（即计算机辅助设计）。

本实验所用到的软件是MAX+PLUS II，本次试验目的是做一个数字时钟。

该数字时钟包含五个主模块，它们分别是数字时钟模块、闹钟模块、跑表模块、模式选择模块和音乐模块。

完成的功能如下：1、数字时钟，时、分、秒六位数码管显示（标准时间23点59分59秒），具有小时、分钟加减调时调分的校准功能，整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)；2,、定时闹钟，可在00:00到23:59之间由用户设定任一时间，到时报警，定时闹钟花样，前10s一般振铃，其后13秒较急促，再其后17秒急促，最后20秒特急促振铃。

并可随时关断；3、跑表，最大计时99分59秒999毫秒。

独立的跑表功能，不影响数字钟正常工作。

另外附加一段音乐，可随时控制播放和停止，不影响其他任何功能，音乐的内容是《两只蝴蝶》。

系统原理图如下：系统共有九个输入管脚，41个输出管脚，输出管脚中包括一个蜂鸣器，八个数码管，八个LED发光二极管。

图中的D触发器的作用是为了使跑表具有后台功能。

下面依次介绍这五个模块。

一、数字时钟模块数字时钟模块包含四个部分，它们分别是六十进制计数器、二十四进制计数器、分频器和整点报时控制器。

基于CPLD的数字钟的实现

目录一、设计目的 (2)二、设计任务及要求 (2)三、设计方案 (3)四、数字钟组成框图 (3)五、数字钟的工作原理图 (3)六、数字钟子模块的设计 (4)1、分频器的实现 (4)2、秒计数器的实现 (5)3、分计数器的实现 (7)4、时计数器的实现 (9)5、D触发器的实现 (10)6、分时扫描加译码显示模块的实现 (11)七、引脚锁定图 (13)八、实验结果 .... 错误！未定义书签。

九、总结感想 (14)十、参考文献 (14)数字钟设计摘要：数字钟已成为人们日常生活不可或缺的用品，它广泛应用于家庭及车站、码头、剧场、办公室等公共场所，给人们的生活，学习，工作，娱乐带来了极大的方便，由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确，性能稳定，携带方便等特点，它还用于计时，自动报时及自动控制等各个领域。

数字钟一般由振荡器，分频器，译码器，显示器等部分组成。

尽管目前市场上有现成的数字钟集成电路芯片，价格便宜，但这些都是数字电路系统中最基本的、应用最广的电路。

数字中是将“时”，“分”，“秒”显示于人的视觉器官的计时装置。

本文介绍的数字钟的周期是12小时，显示满刻度为11小时59分59秒，另外还有校时功能。

关键词：数字钟计时器VHDL语言CPLD一、设计目的1、掌握十进制、六进制、十二进制的设计方法；2、掌握多位计数器相连的方法；3、掌握多位共阳极显示数码管的驱动及编码；4、掌握CPLD层次化设计结构方法；二、设计任务及要求⑴有时、分、秒的功能，分别由6个数码管显示12小时、60分钟、60秒钟的计数器显示，具有时间设定功能。

⑵按下switch1键能够全部清零，显示00-00-00。

⑶按下switch2键能够使计时器数字增加，按11小时循环，计满11小时后回到00，可以进行时钟校正。

⑷按下switch3键能够使计分器数字增加，按59分钟循环，计满59分钟后回到00，可以进行分钟校正。

基于CPLD的VHDL语言数字钟(含秒表)设计

基于CPLD的VHDL语言数字钟（含秒表）设计利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。

所有数字逻辑功能都在CPLD器件上用VHDL语言实现。

这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。

本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。

一、功能说明已完成功能1.完成秒／分／时的依次显示并正确计数；2.秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位；3.定时闹钟：实现整点报时，又扬声器发出报时声音；4.时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整；5.利用多余两位数码管完成秒表显示：A、精度达10ms；B、可以清零；C、完成暂停可以随时记时、暂停后记录数据。

待改进功能：1.闹钟只是整点报时，不能手动设置报时时间，遗憾之一；2.秒表不能向秒进位，也就是最多只能记时100ms；3.秒表暂停记录数据后不能在原有基础上继续计时，而是复位重新开始。

【注意】秒表为后来添加功能，所以有很多功能不成熟！二、设计方案1.数字钟顶层设计外部输入要求：输入信号有1kHz／1Hz时钟信号、低电平有效的秒／微秒清零信号CLR、低电平有效的调分信号SETmin、低电平有效的调时信号SEThour；外部输出要求：整点报时信号SOUND（59分51／3／5／7秒时未500Hz低频声，59分59秒时为1kHz高频声）、时十位显示信号h1（a,b,c,d,e,f,g）、时个位显示信号h0（a ,b,c,d,e,f,g）、分十位显示信号m1及分个位m0、秒十位s1及秒个位s0、微秒十位ms1及微秒个位ms0；数码管显示位选信号SEL0／1／2等三个信号。

2. 内部功能模块主要有：Fenp分频模块：主要是整点报时用的1kH与500Hz的脉冲信号，这里的输入信号是1KHz信号，所以只要一个二分频即可；时间基准采用1Hz输入信号直接提供（当然也可以分频取得，这里先用的是分频取得的信号，后考虑到精度问题而采用硬件频率信号。

CPLD技术设计数字时钟电子报告

课程设计设计题目: 数字电路专业班级: 07电气六2班学生姓名: 学号:学生姓名: 学号:指导教师:起止日期2020年1月8日到2020年1月19日电气技术系二零一零年十二月目录一、摘要 (3)二、系统结构 (3)3、获取脉冲信号的方式 (4)、霍尔传感器 (4)、光电传感器 (6)、光电编码器 (7)4、硬件连接图及原理 (9)五、仿真 (10)六、PROTEL DXP原理图 (11)7、PCB图 (13)八、CPLD芯片实物图 (14)九、硬件调试结果 (14)10、CPLD内部原理图 (14)11、课程设计实物图 (16)12、元件清单 (17)13、谢词 (18)摘要数字时钟是咱们在生活中常常要用到的是生活中不可缺少的，学会利用CPLD技术设计数字时钟具有很重要的意义，能够大大的节省本钱。

数字钟事实上是一个对标准频率（1HZ）进行计数的计数电路。

由于计数的起始时刻不可能与标准时刻（如北京时刻）一致，故需要在电路上加一个校时电路，同时标准的1HZ时刻信号必需做到准确稳固。

通常利用石英晶体振荡器电路组成数字钟。

要让数字时钟能计数，第一要解决是跳数和停止的问题。

在利用模拟电路制作数字时钟时用CPLD芯片来计数的方式，即将CPLD芯片和数码管的管角相连，用按钮来操纵数码管计数准确，用其来校准时刻，利用蜂鸣器来模拟数字时钟的整点报时，如此来操纵设计的准确和完整。

1整体设计方案设计目的1. 熟悉而且了解集成电路的引脚安排。

2. 把握每一块芯片的逻辑功能及利用方式。

4. 了解数字钟的组成及工作原理和分析方式。

5. 熟悉分·时·秒数字时钟的设计画图与线路板的制作设计指标数字时钟的时刻以24小时为一个周期；或以24进制和60进制的方式通过译码驱动部份来显示时、分、秒；用蜂鸣器来整点报时，而达到数字时钟的成效。

设计要求画出数字时钟电路原理图或画出仿真的电路图。

电路元器件和各元件的参数选择。

基于CPLD的多功能数字钟设计

目录1 前言 (1)2 总体方案设计 (2)2.1 方案论述 (2)2.2 设计方式 (3)3 单元模块电路设计 (4)3.1时间显示电路模块设计 (4)3.2按键及指示灯电路模块的设计 (6)3.3蜂鸣器及有源晶振电路的设计 (8)3.4 CPLD编程下载电路的设计 (9)3.5电源电路电路的设计 (10)3.6 EPM7128SLC84器件介绍 (11)4 CPLD 编程设计 (12)4.1系统信号的定义及顶层模块 (12)4.2 时钟节拍产生模块 (13)4.3模式选择功能模块 (15)4.4快速时间设置功能模块 (17)4.5秒、分、时计时与时间调整模块 (17)4.6闹铃时间设置模块 (19)4.7闹铃与整点报时模块 (20)4.8 7段显示译码模块 (21)4.9 LED显示模块 (23)5 系统功能及功能仿真 (25)5.1系统功能 (25)5.2功能仿真 (26)5.2.1 时钟节拍产生模块的仿真波形 (26)5.2.2 模式选择功能模块的仿真波形 (28)5.2.3 闹铃设置功能模块的仿真波形 (29)5.2.4 7段译码功能模块的仿真波形 (30)5.2.5 LED显示功能模块的仿真波形 (31)5.2.6 系统总体功能仿真波形 (32)6 设计总结 (33)7 参考文献 (34)附录：基于CPLD的多功能数字钟电路图 (35)1 前言我们已经进入了数字化和信息化的时代，其特点是各种数字产品的广泛应用。

现代数字产品在性能提高、复杂度增大的同时，其更新换代的步伐也越来越快，实现这种进步的因素在于生产制造技术和电子设计技术的进步。

生产制造技术以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管。

PLD器件和EDA技术的出现，改变了这种传统的设计思路，使人们可以立足于PLD 芯片来实现各种不同的功能，新的设计方法能够由设计者自己定义器件内部逻辑和管脚，将原来由电路板设计完成的工作大部分放在芯片的设计中进行。

CPLD数字钟实验报告

关键字：CPLD、数字钟、动态扫描、三态门
二、实验目的
学会使用 Quartus Ⅱ这款 EDA 常用设计软件。掌握在 Quartus Ⅱ中电路图的作法、仿真方法和作图技巧。掌握 CPLD 实验箱的使用和电路的加载运行方法。掌握动态扫描原理
三、实验内容
（1）74LS160 的原理与功能 74LS160 为异步清零计数器，即 RD 端输入低电平，不受 CP 控制，输出端立
inst5
由于低位片可以自动清零，而高位片在 6 时则需要清零。因为清零时 6 的存在非常短暂，故高位片的清零信号无法作为进位输出。
因此若需要进位信号则可以利用 QD 在清零前的高电平经过非门产生一个上升沿输出。
下面是 74ls160 构成六十进制的波形图。
个位到 9 清零。
十位到 5 清零。
十位清零后产生进位脉冲。
引出端符号：
TC
进位输出端
CEP
计数控制端
Q0－Q3
输出端
CET
计数控制
CP
时钟输入端（上升沿有效）
/MR 异步清除输入端（低电平有效）
/PE
同步并行置入控制端（低电平有效）
功能表：
说明： H－高电平 L－低电平 X－任意
（2）下面是用 74LSl60 构成的六十进制计数器和模块功能示意图：
VCC
2qb inst7
ins t 6
（4）时、分、秒模块连接。
DigitalClock60
1clk
ins t 6
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
DigitalClock60
1clk
ins t 2
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk

用CPLD制作的电子闹钟

电子闹钟设计----可编程ASIC设计作业选题电工九班殷平51050918根据要求：请设计具有“对表”功能的、能够显示“时”“分（LED)，能够设置闹钟时间并于到达时刻准时闹铃10秒的全功能电子闹钟。

时基由有源晶振产生，频率为1MHZ，外部输入本设计。

设计过程如下：一、单元模块设计如下：（1）可用于分、秒的模60计数器模块TITLE"C60A";SUBDESIGN c60a(clr,clk,en :INPUT;en1,q[6..0],c :OUTPUT;)V ARIABLEc1 :DFF;flip[6..0]:DFF;start[1..0]:DFF;reset:NODE;mlip[6..0]:NODE;nlip[6..0]:NODE;BEGINDEFAULTSen1=GND;END DEFAULTS;mlip[]=flip[]&b"0001111";nlip[]=flip[]&b"1110000";start[].clk=clk;start0.d=clr;start1.d=start0.q;reset=start0.q&!start1.q;flip[].clrn=!reset;c1.clrn=!reset;c1.clk=clk;flip[].clk=clk;q[]=flip[];c=c1.q;IF !reset THENflip[].d=0;END IF;IF !en THENflip[].d=GND;ELSEIF flip[]==H"59" THEN flip[].d=GND;c1.d=VCC; ELSEIF mlip[]==9 THENflip[].d=flip[].q+7;ELSEflip[].d=flip[].q+1;c1.d=GND;END IF;IF nlip[]==b"1010000"THENen1=VCC;END IF;END;（2）可用于计时的模24计数器TITLE "C24"; SUBDESIGN c24(clr,clk,en :INPUT;q[5..0],c :OUTPUT;)V ARIABLEflip[5..0] :DFF;start[1..0] :DFF;reset :NODE;mlip[5..0] :NODE;BEGINmlip[]=flip[]&b"001111";start[].clk=clk;start0.d=clr;start1.d=start0.q;reset=start0.q&!start1.q;flip[].clrn=!reset;flip[].clk=clk;q[]=flip[];IF !reset THENflip[].d=0;END IF;IF !en THENflip[].d=GND;ELSEIF flip[]==H"23"THENflip[].d=GND;ELSEIF mlip[]==9 THENflip[].d=flip[].q+7;ELSEflip[].d=flip[].q+1;END IF;IF flip[]==0 THENc=VCC;ELSEc=GND;END IF;END;（3）用于校时的模块模1000计数器title"c1000";subdesign c1000(clk :input;cao :output;)variableflip[9..0] :dff;beginflip[].clk=clk;if flip[]==h"3e7" thenflip[].d=gnd;elseflip[].d=flip[].q+1;end if;if flip[]==0 thencao=vcc;elsecao=gnd;end if;end;（4）整点报时模块模2计数器在MAX+plusⅡ的文本编辑器中输入如下语句并将文件保存为c2.title"c2";subdesign c2(clk :input;cao :output;)variablecao1 :dff;begincao1.clk=clk;cao=cao1.q;cao1.d=!cao1.q;end;（5）显示模块显示模块程序如下：title"mulx";subdesign mulx(clk :input;h[5..0],m[6..0],s[6..0] :input;a,b,c,d,e,f,g :output;seg[6..1] :output;)variableflip[2..0] :dff;led[6..0] :node;out[3..0] :node;hh[3..0],hl[3..0] :node;mh[3..0],ml[3..0] :node;sh[3..0],sl[3..0] :node;begina=led6;b=led5;c=led4;d=led3;e=led2;f=led1;g=led0; hh[3..2]=gnd;hh[1..0]=h[5..4];hl[]=h[3..0];mh3=gnd;mh[2..0]=m[6..4];ml[]=m[3..0];sh3=gnd;sh[2..0]=s[6..4];sl[]=s[3..0];flip[].clk=clk;if flip[]==5 thenflip[].d=gnd;elseflip[].d=flip[].q+1;end if;case flip[] iswhen h"0"=>out[]=sh[];seg[]=b"111110";when h"1"=>out[]=sl[];seg[]=b"111101";when h"2"=>out[]=mh[];seg[]=b"111011";when h"3"=>out[]=ml[];seg[]=b"110111";when h"4"=>out[]=hh[];seg[]=b"101111";when h"5"=>out[]=hl[];seg[]=b"011111";end case;tableout[3..0] => led[6..0];h"0" => b"1111110";h"1" => b"0110000";h"2" => b"1101101";h"3" => b"1111001";h"4" => b"0110011";h"5" => b"1011011";h"6" => b"1011111";h"7" => b"1110000";h"8" => b"1111111";h"9" => b"1111011";end table;end;三将模块组合成数字电路数字闹钟的原理图如下图所示，其中COUNT为计时模块，CONTROL为校时模块，RING为整点报时模块，MULX为显示模块。

CPLD控制数字时钟

宁波技师学院课程设计设计题目数字时钟专业班级07电气(六)1学生姓名姚珊珊学号35号学生姓名蒋佳娜学号16号指导教师刘军指导教师陈弢起止日期 2011 年9月3日到 2010 年10月9 日宁波技师学院电气技术系二零一一年九月目录1引言 (3)2总体设计方案 (4)2．1设计要求 (4)2．2设计目的 (4)2．3系统框图 (5)3硬件设计 (7)3．1 CPLD 的简介 (7)3．2电源部分 (8)3．3CPLD外部原理图 (9)4 CPLD内部原理图设计 (10)4．1CPLD内部原理总图 (15)4．2 CPLD写入 (16)5元件清单 (18)6 制作和调试 (19)6. 1制作步骤 (19)6. 2 调试步骤 (19)7结论 (20)8致谢 (21)9参考文献 (22)附录1 仿真图 (23)附录2 CPLD内部原理图 (24)附录3 PCB图 (25)附录4 实物图 (26)1引言有关钟表的发展过程，大致可以分为三个演变阶段，那就是：一、从大型钟向小型钟演变。

二、从小型钟向袋表过渡。

三、从袋表向腕表发展。

每一阶段的发展都是和当时的技术发明分不开的。

时钟的功能也是越来越多，从一开始的简单计时，到现在的定时，闹钟等等。

单片机被广泛运用在工业自动化控制、以其仪器仪表、数据采集、通讯及家用电器等领域。

单片机，以其与通用微机完全不同的发展模式，不断满足工业测控、恶劣环境下可靠运行的要求。

单片机已成为现代领域中不可缺少的重要角色。

单片机发展速度十分迅速，速度更快、功能更强的16位、32位单片机已陆续问世，但8位机，特别是新一代高档8位机具有优异的性能，已能满足大部分单片机应用领域的需要，另外，它还具有可靠性、外围芯片配套、系统构成简单、应用软件丰富、技术成熟、开发运用方便等优点，单片机运用中仍有一定的市场。

在这次的课程设计中我们用51单片机设计了一个数字时钟，其包括计时和校正。

我们通过共阴德数码管来显示，时，分，秒。

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作品名称：多功能数字时钟申报者信息：作品类别：第四类电子测量装置类目录一、引言二、方案设计三、总体设计四、单元电路（或软件模块）设计五、单元电路测试六、整体测试七、结论八、附录九、参考文献一．引言本产品为多功能数字钟，其主要功能为显示时间与温度，通过开关手动切换，数字显示镶嵌在废旧木板上，突出环保与废物利用的特点，与构建节约型社会相符合。

二．方案设计1.方案选择为实现本题目要求可以采用如下几种方案：一、数字钟可选方案：（1）运用单片机进行数字钟设计，采用EMP240T100C5进行编程设计。

（2）运用单片机作为中央处理器，STC89C52RC进行编程控制。

二、温度测量电路可选方案：（1）采用集A/D转换、译码与驱动于一身的多功能芯片7106，利用它来进行A/D转换、译码驱动一个3位半的液晶显示器，用以显示当前温度值。

模拟信号经电阻R12由30、31管脚输入，由芯片内部的双斜积分电路进行A/D转换，0~199.9mV的电压可得到1~1999的数字，再经译码电路输出3位半的7段译码信号，并驱动3位半液晶显示器显示当前温度值。

1（2）利用MSP430来测量电阻，就可以通过斜率技术而不使用A／D转换电路，处理起来简单易行。

对于这种技术，可以使用MSP430系列芯片上的比较器和时钟来完成斜率的A／D转换。

本系统的具体温度测量是应用电容充放电把被测电阻值转换成时间，再利用MSP430内部的捕获比较寄存器准确捕捉时间，从而测量出热敏电阻的阻值，以间接获得温度值。

（3）利用AD590随温度变化产生不同输出电压特性进行测试温度值/℃AD590电流/μA 经10kΩ电压V/V 放大器输出V0/V0 237.2 2.732 010 283.2 2.832 0.49 20 293.2 2.932 0.98 30 303.2 3.032 1.47 40 313.2 3.132 1.96 50 323.2 3.232 2.45 60 333.2 3.332 2.94 70 343.2 3.432 3.43 80 353.2 3.532 3.92 90 363.2 3.632 4.41 100 373.2 3.732 4.902附图：各温度与电流电压参考关系表图8：温度对电压影响曲线（4）利用单片机STC89C52RC为处理器，通过DS18B20处理温度信号为电信号，从而测出温度值。

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设计题目:数字电路1总体设计方案1.1 设计目的1. 熟悉并且了解集成电路的引脚安排。

2. 掌握每一块芯片的逻辑功能及使用方法。

4. 了解数字钟的组成及工作原理和分析方法。

5. 熟悉分·时·秒数字时钟的设计绘图与线路板的制作1.2设计指标数字时钟的时间以24小时为一个周期；或者以24进制和60进制的方法经过译码驱动部分来显示时、分、秒；用蜂鸣器来整点报时，而达到数字时钟的效果。

1.3设计要求2.1画出数字时钟电路原理图或画出仿真的电路图。

2.2电路元器件和各元件的参数选择。

2.3 用protus7.4仿真软件进行电路仿真以及调试。

2.4 protel的原理图绘画和pcb板的绘制生成。

3 制作要求自行装接和调试，焊点焊的饱满，尽量不要虚焊，遇到问题，不害怕，不紧张将其按老师的要求制作出来。

4制作设计报告写出设计与制作的全过程，附上相关资料，图纸和心得体会。

二电路设计2.1 计数器电路个位和十位计数器及时个位和时间计数电路由秒个位和秒十位计数器、分个时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器。

2.2 译码驱动电路译码驱动电路将计数器输出的BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。

2.3数码管数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，我这次设计所用到的是最常见的7段ＬＥＤ数码管。

这种数码管是利用八个发光二极管，按一定顺序连接制作成的数字、字符显示元器件。

在使用时，只需在数码管的各个引脚上送入合适的高低电平，从而达到显示0~9一系列不同的数字。

LED数码管内部集结了八个条状发光二极管排列成“日”字图案，它有共阳极和共阴极之分，当8个发光二极管的负极接在一起时称之为共阴极数码管，正极接在一起时称之为共阳数码管，对于共阴极数码管，把阴极接低电平，其余8个输入端接高电平，数码管发光；对于共阳极数码管，将阳极接高电平，其余8个输入端接低电平，数码管发光。

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二、从小型钟向袋表过渡。

三、从袋表向腕表发展。

每一阶段的发展都是和当时的技术发明分不开的。

时钟的功能也是越来越多，从一开始的简单计时，到现在的定时，闹钟等等。

单片机被广泛运用在工业自动化控制、以其仪器仪表、数据采集、通讯及家用电器等领域。

单片机，以其与通用微机完全不同的发展模式，不断满足工业测控、恶劣环境下可靠运行的要求。

单片机已成为现代领域中不可缺少的重要角色。

在这次的课程设计中我们用51单片机设计了一个数字时钟，其包括计时和校正。

我们通过共阴德数码管来显示，时，分，秒。

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