verilog的代码规范和coding风格

verilog的代码规范和coding风格

想要成为一名优秀的数字IC设计工程师需要哪些基本的专业知识呢？如下：

1.半导体物理学、半导体器件物理学、基本的固体物理、半导体工艺与制造等物理学知识；

2.电路分析、模拟电子线路、COMS模拟集成电路、专用

集成电路基础等模拟IC知识；

3.信号系统、数字信号处理、信道编码、通信原理等通

信知识；

4.C语言、汇编、C++、脚本（shell、tcl、perl）、Linux（我觉得如果懂kernel那就更好了）、体系结构、组成原理等计算机知识；

5.各种EDA和编程调试工具的使用Modelsim、Debussy、quartus ii、Cadence、DC、vim等等（就数字方向而言

用的最多的5种左右，模拟另当别论）；另外虚拟机什么的总得玩得转吧！

6.当然最重要的还是我们亲爱的--verilog,不会

verilog（当然VHDL也是一样的）那你会别的也算不上优秀的

Digital IC Engineer！verilog语法并不复杂，只是初

学者容易犯一些“类C”错误，总会不经意

间将verilog写

成了C语言，或者是没有使用并行思想，或者就是多处

赋值等等问题。如果我们克服了之前的一些小毛病，在

这

些之外，我们想更近一步提升自己的写代码水平、研发

水平，而不是只做一个码农的话那么我们要做的就是：

第一步：提高代码规范性，每个企业、研究所可能都有

自己的一套代码书写规范，但是总的来说都有一些共性，而且往往这些共性的地方还特别多，一个没有代码规范

的程序员不可能写出非常漂亮和优秀的程序，当然有了

规

范的代码后也不一定就能写出漂亮和优秀的程序，这是

两码事。代码规范之后的一个境界我觉得是优良的编程

风

格，编程风格不同于代码规范，编程风格在verilog中

特别指代那些逻辑上的风格，同样的功能，使用不同的

编

程风格，代码综合面积可能是几倍的关系，这一点我深

有体会，另外，人们不经意间的编码习惯可能会导致许

多

冗余代码，在verilog综合之后，这些冗余就会成为实

实在在多出来的不必要的电路，他们或者是寄存器或者

是

没用的组合逻辑，虽然往往DC一类的综合工具会对代码综合进行优化，并且会根据综合脚本进行最大化的优化计

算，但是工具毕竟是工具，他不可代替人类，很多冗余电路综合工具并没有办法进行优化，因为工具并不知道你

的本意，也不可完全进行语意预测，而不必要的电路意味着更多的流片成本，更低的work效率和更多的功耗消耗，这些都不是我们想看到的，所以一个好的coding风格本身对于企业来说就是非常大的价值！！！

当然我认为要培养良好的coding风格并不是一件容易的事，本身 verilog design == 电路设计，透过代码看电路这个能力并不是一蹴而就的，这需要我们的长期的学习和思考总结，就像模拟设计一样，往往这是一种经验！