数字钟的设计

1 数字钟的设计数字钟是一个典型的数字系统，其设计与实现方法比较多。

数字钟的基本结构就是各种进制计数器的组合，如60进制计数器、12/24进制计数器等。

这些计数器再辅以其它的逻辑控制电路，如时间校正电路、复位电路、报警电路等，就构成了具有实用功能的数字钟。

1.1 设计要求利用VHDL 设计一个数字电子钟，使其具有如下基本功能：⑴ 能够实现时、分、秒计时并以数字形式显示，时、分、秒各占2位；⑵ 小时为24进制，分和秒为60进制；⑶ 能够通过按键调整时间和复位；⑷ 可以进行整点报时；⑸ 能够输出用于6位数码管动态扫描显示的控制信息。

1.2 设计方案数字电子钟实际上就是对一个标准的秒信号（1Hz ）进行计数并显示的电路，整个系统大致包括秒信号发生器、秒计数器、分计数器、时计数器、译码及扫描显示电路、校时电路和报时电路等几个组成部分。

系统的组成框图如图 1 - 1所示。

图 1 - 1 数字钟的系统组成框图1.3 模块设计⒈ 秒计数器模块秒计数模块实质上是一个60进制计数器。

clk 作为秒计数模块的输入时钟信号，reset 为复位端口，bcd1,bcd10分别为秒计数器的个位和十位BCD 码输出端口，co 为进位端，为分计数器提供计数脉冲。

其外部接口电路如图 1 - 2所示，相应的VHDL 程序如下： 七段译码器秒计数器 分计数器 时计数器 校时电路秒信号发生器 报时电路图 1 - 2 秒计数器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt60 IS --定义实体PORT(clk,reset:IN STD_LOGIC; --clk ：1Hz 脉冲，reset ：复位端口co:OUT STD_LOGIC; --60进制计数器进位端口bcd1,bcd10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --计数器个位和十位输出端口END cnt60;ARCHITECTURE rtl OF cnt60 IS --定义结构体SIGNAL bcd1t,bcd10t: STD_LOGIC_VECTOR(3 DOWNTO 0); --定义信号量BEGINbcd1<=bcd1t;bcd10<=bcd10t;PROCESS(clk,reset) --计数器个位计数BEGINIF reset='1' THEN bcd1t<="0000"; --复位端有效，个位输出为0ELSIF(clk'EVENT AND clk='1')THEN --时钟上升沿有效IF bcd1t="1001"THEN --计数器个位为9时，重新回0bcd1t<="0000";ELSE --否则自动累加1bcd1t<=bcd1t+'1';END IF;END IF;END PROCESS;PROCESS(clk,reset) --计数器十位计数BEGINIF reset='1' THEN bcd10t<="0000"; --复位端有效，十位输出为0ELSIF( clk'EVENT AND clk='1')THENIF bcd1t="1001" THEN --计数器个位为9时IF bcd10t<5 THEN --十位小于5时，十位累加1bcd10t<=bcd10t+'1';ELSE --十位为5时，十位回0bcd10t<="0000";END IF;END IF;END IF;END PROCESS;PROCESS(clk,bcd1t,bcd10t) --进位处理进程BEGINIF clk'EVENT AND clk='1' THENIF bcd1t="1001" AND bcd10t="0101" THEN --当十位为5，个位为9时，进位为1co<='1';ELSE --其余为0co<='0';END IF;END IF;END PROCESS;END rtl;⒉ 分计数器模块分钟计数模块和秒计数模块均为60进制计数器，参考程序如秒计数器。

⒊ 小时计数器模块 小时计数模块实质上是一个24进制的计数器。

clk 为小时计数器的脉冲输入端，reset 为复位端口，bcd1，bcd10为小时计数器的个位和十位输出端口，其外部接口电路如图 1 - 3所示，相应的VHDL 程序如下：图 1 - 3 小时计数器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt24 ISPORT(clk,reset:IN STD_LOGIC; --clk：时计数脉冲，reset：复位端口bcd1,bcd10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --时计数器的个位和十位输出END cnt24;ARCHITECTURE rtl OF cnt24 ISSIGNAL bcd1t,bcd10t: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINbcd1<=bcd1t;bcd10<=bcd10t;PROCESS(clk,reset)BEGINIF reset='1' THENbcd1t<="0000";bcd10t<="0000"; --复位端有效，计数器个位、十位输出为0ELSIF(clk'EVENT AND clk='1')THEN --否则时钟上升沿有效时IF bcd1t="0011"AND bcd10t="0010"THEN --若计数达到23，个位十位均回0bcd1t<="0000"; bcd10t<="0000";ELSIF bcd1t="1001"THEN --否则如果个位输出为9时，bcd1t<="0000"; --个位回0，十位加1bcd10t<=bcd10t+'1';ELSE --否则个位加1，十位保持不变bcd1t<=bcd1t+'1';END IF;END IF;END PROCESS;END rtl;⒋译码扫描显示模块根据系统显示的要求，本设计需要6个数码管。

数码管一般分为共阴和共阳两种基本类型。

显示的方法一般有两种：一种是静态显示，另一种是动态显示。

所谓的静态显示是指显示某一字符时，数码管的相应段恒定的导通或是截止。

静态显示时，较小的驱动电流就可以获得一个较高的显示亮度，但每一个数码管都需要一个七段译码器来驱动，这种方式占用的I/O资源比较多，因此数码管较多时一般采用动态扫描方式。

所谓的动态扫描显示是指轮流点亮各个数码管。

即将所有数码管的段输入信号连接在一起，通过位控信号选通其中一个数码管并把段数据写入，因此每一时刻只有一个数码管是点亮的。

为了能持续看到数码管显示的内容，必须对数码管进行扫描，即依次并循环点亮各个数码管，利用人眼的视觉暂留及发光器件的余辉效应，在合适的扫描频率下，人眼就会看到多个数码管同时点亮。

扫描显示模块接口电路如图 1 - 4所示。

其中clk为动态扫描信号，din0、din1、din2、din3、din4、din5分别为秒计数器、分计数器和小时计数器的个位与十位BCD码输入信号，sg为七段数码管的输出，bt为数码管的位控信号。

译码扫描显示模块的VHDL程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY disp ISPORT ( clk: IN STD_LOGIC; --动态扫描时钟，这里选择1Khzdin0,din1,din2,din3,din4,din5:IN STD_LOGIC_VECTOR(3 DOWNTO 0);--待显示的6个BCD码数sg: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); --数码管的段控端bt: OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); --数码管的位控端END disp;ARCHITECTURE rtl OF disp ISSIGNAL s: STD_LOGIC_VECTOR(2 DOWNTO 0); --信号量，6个数码管轮流计数值SIGNAL num:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP1:PROCESS(clk) --6进制计数器BEGINIF clk'EVENT AND clk= '1' THENIF s="101"THEN s<="000" ;ELSE s<=s+'1';END IF;END IF;END PROCESS P1;P2:PROCESS(s,din0,din1,din2,din3,din4,din5)BEGINIF s="000" THEN bt<="111110";num<=din0; --数码管显示din0的值ELSIF s="001" THEN bt<="111101";num<=din1; --数码管显示din1的值ELSIF s="010" THEN bt<="111011";num<=din2; --数码管显示din2的值ELSIF s="011" THEN bt<="110111";num<=din3; --数码管显示din3的值ELSIF s="100" THEN bt<="101111";num<=din4; --数码管显示din4的值ELSIF s="101" THEN bt<="011111";num<=din5; --数码管显示din5的值ELSE bt<="111111"; num<="1111";END IF;END PROCESS P2;sg<= "0111111" WHEN num = "0000" ELSE"0000110" WHEN num = "0001" ELSE"1011011" WHEN num = "0010" ELSE"1001111" WHEN num = "0011" ELSE"1100110" WHEN num = "0100" ELSE"1101101" WHEN num = "0101" ELSE"1111101" WHEN num = "0110" ELSE"0000111" WHEN num = "0111" ELSE "1111111" WHEN num = "1000" ELSE"1101111" WHEN num = "1001" ELSE"1110111" WHEN num = "1010" ELSE"1111100" WHEN num = "1011" ELSE"0111001" WHEN num = "1100" ELSE"1011110" WHEN num = "1101" ELSE"1111001" WHEN num = "1110" ELSE "1110001" WHEN num = "1111" ELSE"0000000";END rtl;⒌ 校时模块由计数器的计数过程可知，正常计数时，当秒计数器计数到59，再来一个脉冲，秒计数器清零，而进位信号作为分计数器的计数脉冲，使分计数器计数加1。