数字电路实验四(1)
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数字电路实验四
组合逻辑电路设计
一Hale Waihona Puke Baidu所用器件
74ls00 4-2输入与非门3片。 7483 四位二进制全加器一片。
二、实验内容
1.用4-2输入与非门7400设计一个无弃权表决 器,在四人或三人表决为1时通过,否则不通过。要求 按组合电路设计要求写出真值表、卡诺图、逻揖函 数表达式、逻辑电路图和接线图；并用实验方法验 证设计结果。 要求：(1)用≤9个2输入与非门实现最简设计; (2)（略）设计对称性好,无竞争冒险的四人表决 电路。 2.用7483构成一个四位二进制全加器，实现 7+6+0=？ 8+9+1=？它所能进行运算的最大数是多 少？
7483引脚图
。
7483逻辑框图
。
7483真值表
7483逻辑图
。
返回
74ls00 四二输入与非门
引脚图与封装图
返回
真值表
A 0 0 0 B 0 0 0 C 0 0 1
四人表决电路设计
D 0 1 0 F 0 0 0
卡诺图
AB CD 00 01 11 10
0
0 0 0 0 1 1 1 1
0
1 1 1 1 0 0 0 0
1
0 0 1 1 0 0 1 1
1
0 1 0 1 0 1 0 1
0
0 0 0 1 0 0 0 1
00
0 0 0 0
0 0 1 0
0 1 1 1
0 0 1 0
01 11
10
1
1 1 1
1
1 1 1
0
0 1 1
0
1 0 1
0
1 1 1
逻辑式及变换
化简式为: F=ABC+ABD+ACD+BCD
F A( BC BD) C ( AD BD) A BC BD C AD BD A BC BD C AD BD A BC BD C AD BD
使用八个2输入与非门的设计
消除竞争冒险的对称电路
组合逻辑电路设计
一Hale Waihona Puke Baidu所用器件
74ls00 4-2输入与非门3片。 7483 四位二进制全加器一片。
二、实验内容
1.用4-2输入与非门7400设计一个无弃权表决 器,在四人或三人表决为1时通过,否则不通过。要求 按组合电路设计要求写出真值表、卡诺图、逻揖函 数表达式、逻辑电路图和接线图；并用实验方法验 证设计结果。 要求：(1)用≤9个2输入与非门实现最简设计; (2)（略）设计对称性好,无竞争冒险的四人表决 电路。 2.用7483构成一个四位二进制全加器，实现 7+6+0=？ 8+9+1=？它所能进行运算的最大数是多 少？
7483引脚图
。
7483逻辑框图
。
7483真值表
7483逻辑图
。
返回
74ls00 四二输入与非门
引脚图与封装图
返回
真值表
A 0 0 0 B 0 0 0 C 0 0 1
四人表决电路设计
D 0 1 0 F 0 0 0
卡诺图
AB CD 00 01 11 10
0
0 0 0 0 1 1 1 1
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1 1 1 1 0 0 0 0
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00
0 0 0 0
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0 1 1 1
0 0 1 0
01 11
10
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1 1 1
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1 1 1
0
0 1 1
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1 0 1
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逻辑式及变换
化简式为: F=ABC+ABD+ACD+BCD
F A( BC BD) C ( AD BD) A BC BD C AD BD A BC BD C AD BD A BC BD C AD BD
使用八个2输入与非门的设计
消除竞争冒险的对称电路