DSP 时钟和低功耗模式
数字信号处理(DSP)应用系统中的低功耗设计
数字信号处理(DSP)应用系统中的低功耗设计随着电池供电系统应用的日趋广泛，许多系统特别是便携式产品都面临低功耗设计的问题，以DSP 为核心的应用系统当然也不例外。
本文就TMS320 系列定点DSP 器件为例，介绍一些行之有效的降低功耗的设计方法。
一、合理选择DSP 器件应根据系统要求来选择合适的DSP 器件。
在典型的DSP 应用系统中，通常其核心是由一片或多片DSP 构成数据处理模块，由于系统运算量大且速度要求高，因此DSP 内部的部件开关状态转换十分频繁，这使得DSP 器件的功耗在应用系统的功耗中占有相当的比例，所以设计人员在进行电路低功耗设计时要熟悉DSP 及其相关产品的情况。
DSP 器件的功耗与该系统的电源电压有关，同一系列的产品，其供电电压也可能不同，如TMS320C2XX 系列中供电电压就有5V 和3.3V 两种，在系统功耗是系统设计首要目标的情况下，应尽可能地选择低电压供电的DSP 器件。
选择3.3V 低电压供电的DSP 除了能减小DSP本身的功耗以降低系统的总功耗外，还可以使外部逻辑电路功耗降低，这对实现系统低功耗有着重要的作用。
DSP 生产厂家也比较注重系统功耗的问题，德州仪器公司（TI）为实现低功耗应用系统而设计了一批新型的DSP 器件，以其中的TMS320C55X 为例，C55X 可以在0.9V 和0.05mW/MIPS 环境下运行，传输速率可达800MIPS，其功耗相当于TI 上一代芯片C54X 功耗的15%左右，非常适合应用于电池供电系统。
此外，TI 公司还充分考虑DSP 电源供电设计的问题，为支持DSP 设计的TPS767D3XX 将两个1-A 线性稳压器和两个上电复位开关封装在一起，它不仅降低组件数量和电路板大小，使系统的成本降低，对于系统降低功耗也有重要的作用。
TPS767D3XX 在全部1-A 输出范围内提供极快的瞬态响应、低压差和几。
集成电路设计中的时钟和功耗优化技术
集成电路设计中的时钟和功耗优化技术时钟和功耗优化是集成电路设计中非常重要的方面，可以有效提高电路性能和节约能源，同时也是当前芯片设计领域的研究热点。
本文将从时钟优化和功耗优化两个方面进行详细介绍。
一、时钟优化技术1. 时钟树优化：时钟树是整个芯片中传输时钟信号的网络，它对芯片的性能和功耗有着重要影响。
时钟树优化主要包括减小时钟路径长度、降低时钟树的总延迟和功耗等。
常见的时钟树优化方法有缩短时钟路径、合理选择时钟分频器和缓冲器的位置、优化时钟网络拓扑结构等。
2. 延时优化：在芯片设计中，减少信号传输路径的延时对于电路性能至关重要。
延时优化包括时钟信号的路径缩短、减小信号传输的总延迟和时钟相位的优化等。
常用的延时优化技术有时钟分频、时钟缓存、时钟同步等。
3. 相位锁定环（PLL）优化：相位锁定环是一种常用的时钟生成电路，用于产生高精度的时钟信号。
对于功耗敏感的应用，如移动设备，降低PLL的功耗是非常重要的。
PLL优化主要包括降低锁相环的功耗、减小振荡频率杂散分量等。
常见的PLL优化技术有自适应的反馈路径控制、降低参考振荡器功耗、优化环路滤波器等。
4. 时钟数据路径提前调整：时钟数据路径调整是为了保证时序的正确性，即通过调整时钟和数据信号的相对到达时间来消除时钟抖动和数据抖动引起的错误。
时钟数据路径调整可以通过合理选择时钟和数据线的长度、调整时钟缓存器的位置等方式进行优化。
二、功耗优化技术1. 切片功耗优化：切片是集成电路中的最基本单元，切片功耗对芯片功耗的影响非常大。
切片功耗优化主要包括降低切片开关功耗、减少切片功耗峰值等。
常见的切片功耗优化技术有时钟门控、比特反转（bit-reversal）编码等。
2. 动态功耗优化：动态功耗是由时钟驱动的开关电流引起的功耗，是芯片功耗的主要组成部分。
动态功耗优化主要包括降低时钟频率、减小开关电流和降低动态功耗峰值。
常见的动态功耗优化技术有时钟门控技术、优化时钟缓存和时钟同步等。
第五章DSP时钟及低功耗模式
5.3 WD定时器
特点： 1) 8位WD计数器溢出时产生系统复位； 2) 计数器的时钟由预标定因子选择(6种)； 3) 当正确的组合写入WD键寄存器，能清除WD 计数器；否则引起系统复位； 4) 不正确的WD检查位会产生系统复位； 5) WD计数器在系统复位后自动启动； 6) 保证系统故障或看门狗自身故障时产生可靠的 系统复位。
5 时钟及低功耗模式
5.1 5.2 5.3 5.4
时钟 WATCHDOG定时器时钟 WD定时器 低功耗模式
5.1 时钟
引脚： 时钟输入：XTAL1/CLKIN XTAL2 时钟输出：CLKOUT/IOPE0(SCSR1.14控制) 滤波回路：PLLF PLLF2 电源：PLLVccA Vss 控制：SCSR1.9~11 0.5~4倍频
WD寄存器
WDCNTR WDKEY WDCR
WDCNTR
WDKEY
WDCR
WDCR
WDFLAG：0没有由WD引起复位；1由 WD引起复位 WDDIS：当SCSR2中WD OVERRIDE位为 1时，该位可写。0允许WD；1禁止WD WDCHK2~0：WD检验位，必须为101B WDPS2~0：WD预定标位
5.4 低功耗模式
由指令IDLE引起(SCห้องสมุดไป่ตู้R1(13,12)) 时钟域：CPU时钟域（用于CPU逻辑）和 系统时钟域（外设时钟和CPU中断时钟） 低功耗模式
退出低功耗模式
复位：可退出任何低功耗模式 外部中断：XINTx可退出除HALT以外的 低功耗模式 唤醒中断：某些外设具有启动器件时钟 的能力，并产生中断
PLL旁路模式
DSP电源系统的低功耗设计
DSP电源系统的低功耗设计随着科技的不断进步，数字信号处理(DSP)在许多领域得到了广泛应用，如通信、音频、视频等。
DSP芯片是整个系统的核心，其性能直接影响系统的质量和功耗。
因此，设计一种低功耗的DSP电源系统至关重要。
在设计低功耗的DSP电源系统时，可以从电源的选择、电源管理技术以及电路设计等方面入手。
1.电源的选择a.高效率电源：选择高效率的DC-DC转换器作为DSP的电源供应，提高整个系统的功耗效率。
b.深睡眠和快速唤醒模式：选择支持低功耗模式的电源，如深睡眠模式和快速唤醒模式。
在DSP不工作时，将电源转到低功耗模式，从而降低功耗。
c.动态电压调整(DVC)：根据DSP工作负载的变化，动态调整电压供应，以降低功耗。
2.电源管理技术a.关闭未使用的模块:将DSP中未使用的模块关闭，以减少功耗。
例如，关闭未使用的内存和接口模块。
b.时钟管理:根据DSP的实际需求，选择合适的时钟频率和功耗模式。
降低时钟频率和功耗模式可以有效地降低功耗，但同时也会降低DSP的性能。
c.特定功耗优化算法:应用特定的优化算法，如动态电压频率缩放(DVFS)等，根据工作负载动态调整DSP的电压和频率。
这样可以在保证系统性能的前提下降低功耗。
d.睡眠模式管理:在DSP不工作时，将其切换到睡眠模式，降低功耗。
睡眠模式下，关闭不必要的模块，减少功耗。
3.电路设计a.降低电路的静态功耗:通过合理的电路设计，降低电路的静态功耗，如减少待机模式下电源的漏电流。
b.降低电路的动态功耗:减少电路的开关频率，降低动态功耗。
例如，使用较低的时钟频率和功耗模式，以及合理控制总线和存储器的访问次数。
c.优化供电网络:在电路设计中，合理配置供电网络，减少电源纹波和噪声对DSP的影响，提高系统的稳定性和效率。
4.软件优化a.降低算法复杂度:在软件开发过程中，选择合适的算法和数据结构，降低DSP的计算复杂度，从而降低功耗。
b.降低数据处理量:优化数据处理的过程，减少不必要的计算和数据移动操作，降低功耗。
DSP复习题
《DSP 复习题》一题名词解释20哈佛结构，流水线，MIPS,MAC,MOPS,MFLOPS，DARAM(双访问存储器)二题填空题25●DSP的选择应从数据格式，数据宽度，运算速度，存储器的安排，开发的难易程度，支持多处理器，功耗和电源管理以及器件的封装几个方面来考虑。
●CAN的通信距离最远可达10KM(传输速度为5Kbps)；最高通信速度可达1Mbps(传输距离40m)。
●TMS320F2812中串行外设接口SPI是一个高速的同步串行输入输出接口，其可编程的传输数据长度为 1～16位，工作于全双工时需要4个引脚参与数据传送，它们分别是 SPISIMO,SPISOMI,SPISTE,SPICLK ，并且具有两种工作方式，分别为主模式和从模式●串行总线与并行总线相比，具有较少的控制和数据线的优点，因而得到广泛应用。
串行接口可分为三种，分别为单总线、双总线和多总线接口。
SPI属于多总线接口。
●哈佛结构可以获得更高的数据处理速度。
TMS320F2812 采用了增强哈佛结构总线数目一共有6条，它们分别是PAB,DRAB,DWAB,PRDB,DRDB,DWDB三题简答题251、TMS320F2812的片内外设中,比如SCI,SPI和McBSP，大量采用FIFO用于串行数据传输。
试述什么是FIFO,其又有什么特点？（见笔记）2、试画出基本DSP系统的构成图,并加以说明。
（P2页）3、试画出DSP应用系统的设计流程图，并加以说明（P3页）4、简述什么是DSP(数字信号处理器)，其有什么特点？（P5）5、试说明TI公司DSP芯片分类及其各自的特点和应用范围。
（P6）6、简述TMS320F2812 的SCI通信接口的特点；7、简述TMS320F2812 的SPI通信接口的特点；接受和发送可同时操作(可通过软件屏蔽调发送功能)通过中断（Interrupt）或查询方式(Poll Algorithms)实现发送和接收操作12个SPI模块控制寄存器（其中3个是FIFO，每个寄存器16位，低字节有效，高字16X16发送/接受FIFO，同时可延时发送（0～256个SPICLK 时钟）9、结合图说明TMS320F2812 锁相环工作原理。
异步DSP核心设计：更低功耗,更高性能(精)
异步DSP核心设计：更低功耗，更高性能目前，处理器性能的主要衡量指标是时钟频率。
绝大多数的集成电路(IC)设计都基于同步架构，而同步架构都采用全球一致的时钟。
这种架构非常普及，许多人认为它也是数字电路设计的唯一途径。
然而，有一种截然不同的设计技术即将走上前台：异步设计。
这一新技术的主要推动力来自硅技术的发展状况。
随着硅产品的结构缩小到90纳米以内，降低功耗就已成为首要事务。
异步设计具有功耗低、电路更可靠等优点，被看作是满足这一需要的途径。
异目前，处理器性能的主要衡量指标是时钟频率。
绝大多数的集成电路(IC)设计都基于同步架构，而同步架构都采用全球一致的时钟。
这种架构非常普及，许多人认为它也是数字电路设计的唯一途径。
然而，有一种截然不同的设计技术即将走上前台：异步设计。
这一新技术的主要推动力来自硅技术的发展状况。
随着硅产品的结构缩小到90纳米以内，降低功耗就已成为首要事务。
异步设计具有功耗低、电路更可靠等优点，被看作是满足这一需要的途径。
异步技术由于诸多原因曾经备受冷落，其中最重要的是缺乏标准化的工具流。
IC设计团队面临着巨大的压力，包括快速地交付设备，使用高级编程语言和标准的事件驱动架构(EDA)工具，帮助实施合成、定时和验证等任务。
如果异步设计可以使用此类工具，那么可以预计将会出现更多采用异步逻辑组件的设备。
在过去，小型异步电路仅用作同步电路的补充。
仅仅在最近，新发布的商用设备才主要基于异步设计。
但是此类设备主要针对小众市场，如要求超低功耗和稳定电流的嵌入式感应器。
我们正在见证一款完全基于异步逻辑的通用数字信号处理器(DSP)核心横空出世。
无论是IC设计人员还是最终用户，它带来的好处数不胜数。
同步与异步目前的数字设计事实上采用的是同步设计技术。
由于历史原因，这种方法得到了改良，设计工具也不断演化。
目前有一种标准流以高级语言为基础，可实现快速开发。
同步设计还可以轻松地扩展设备性能。
设计人员只须提高时钟频率，就能使设计变得更快。
TI DSP应用系统低功耗设计方案
无线及有线系统设计师均必须重视电源效率问题，尽管双方的出发点不尽相同。
对于移动设备而言，更长的电池使用寿命、更长的通话时间或更长的工作时间都是明显的优势。降低电源要求意味着使用体积更小的电池或选择不同的电池技术，这在一定程度上也缓解了电池发热问题。
对于有线系统而言，设计师可通过减小电源体积、减少冷却需求以及降低风扇噪声来提高电池效率。人们很少会提到这样一个事实：提高电源效率还可节省空间，用以增加能够提高系统性能的组件，尤其是设计小组希望添加一个以上处理器时，这一点非常重要。
设计嵌入式 DSP 处理器或系统功耗要求严格的系统时，采用 DSP 专用技术、操作系统及其支持软件可以降低功耗。超越传统技术的 DSP 或双处理器设计在节约能量方面表现出色。
本文将讨论传统及专门针对 DSP 的功耗优化技术，首先对使用到的术语和原理进行定义与说明。功耗基础知识
互补金属氧化物半导体 (CMOS) 电路的总功耗是动态功耗与静态功耗之和 [参考资料 3]：
不过，对于特定任务集，降低 CPU 时钟速率也会成比例地延长执行该任务集的时间，因此必须仔细分析应用以确保满足其实时需求。
静态功耗主要是由于晶体管漏电流造成的。一般说来，CMOS 电路的静态功耗很低，与其动态功耗相比可以忽略不计。嵌入式应用在不工作期间通常会“闲置”CPU 时钟以减少动态功耗，从而显著降低总体功耗。
电源管理器写入并读取时钟空闲配置寄存器，并通过控制 CPU 时钟速率及稳压电路的平台特定型功率扩展库 (PSL) [参考资料. 5]直接与 DSP 硬件相连接。PSL 将电源管理器及应用的其他部分与频率和电压控制硬件的低级实施细节相隔离。
第一章 简述DSP
第1章认识DSP数字信号处理技术(Digital Signal Processing简称DSP)在日常生活中正发挥着越来越重要的作用，现代数学领域、网络理论、信号与系统、控制理论、通信理论、故障诊断等领域无一例外的都需要数字信号处理作为基础工具。
其技术已经广泛应用于多媒体信号处理、通信、工业控制、雷达、天气预报等领域，也正是有了数字信号处理器技术才使得诸多领域取得了革命性的变化，数字信号处理技术本身拥有两成含义:一方面指的完成数字信号处理工作的处理器器件，另一方面指专门针对数字信号处理而设计实现的特殊算法和结构。
数字信号处理器技术的学习在嵌入式领域也占了相当大的比重，但由于其放大而复杂的硬件结构和灵活多变的软件设计方法，数字信号处理的学习往往对于初学者来说是无从下手的，到底应该怎样去学习DSP呢？这本书正是为了解决这个问题而诞生的，作为开头序章，在本章当中先来了解一下DSP的一些基础知识，了解DSP的基本概念，现在就让为我们来认识一下到底什么是DSP！1.1 DSP基础知识数字信号处理器(DSP)由最初的作为玩具上面的一个控制芯片，经过二三十年的发展，已经成为了数字化信息时代的核心引擎，广发用于家电、航空航天、控制、生物工程以及军事等许许多多需要实时实现的领域当中。
在全球的半导体市场中，未来三年DSP将保持着最高的增长率。
据美国权威机构SIA 2006年6月的预测，从2006年~2008年，半导体平均年增长率为10%，而DSP的平均年增长率则近20%。
2007年DSP市场规模将首次超过100亿美元，创新的应用前景非常广阔。
事实上我们生活在一个模拟的世界，这个世界充满了颜色、影像、声音等和各种可以由线路或通过空气传输的信号。
数字技术提供这些真实世界现象与数字信号处理的接口。
数字服务者所提供的每一件事情都是以模拟数字转换A/D开始而以数字模拟转换D/A为结束，而其中所进行的就是各种各样复杂的数字运算处理。
基于DSP的数字电子钟设计
课程设计报告学生姓名:学号：学院: 电气工程学院班级:题目: 数字电子钟的设计尹维春指导教师：职称: 教师2013 年 3 月 15 日一．设计要求1、硬件电路设计，包括TMS320LF2407基本电路、数码显示电路和基本按键，需要用protel软件完成原理图；2、软件设计，主要指应用片上定时器作为时钟源编写数字钟程序，数字电子钟功能要求能调小时、分钟、秒钟，还有随时暂停的功能等，在实验箱上运行调试成功并能用数码管显示；3、课程设计报告，包括总体设计方案、硬件电路设计和软件设计的具体说明。
二．设计方案论证１、数字时钟选择方案方案一：本方案采用Dallas公司的专用时钟芯片DS12887A。
该芯片内部采用石英晶体振荡器，其芯片精度不大于10ms/年，且具有完备的时钟闹钟功能，因此，可直接对其以用于显示或设置，使得软件编程相对简单。
为保证时钟在电网电压不足或突然掉电等突发情况下仍能正常工作，芯片内部包含锂电池。
当电网电压不足或突然掉电时，系统自动转换到内部锂电池供电系统。
而且即使系统不上电，程序不执行时，锂电池也能保证芯片的正常运行，以备随时提供正确的时间。
方案二：本方案完全用软件实现数字时钟。
原理：利用定时器与软件结合实现1秒定时中断，每产生一次中断，存储器内相应的秒值加1；若秒值达到60，则将其清零，并将相应的分值加1；若分值达到60，则清零，并将时值加1；若时值达到24，则清零。
该方案具有硬件电路简单的特点。
而且，由于是软件实现，缺点：当DSP芯片不上电，程序不执行时，时钟将不工作。
基于硬件电路的考虑，本设计采用方案二完成数字时钟的功能简单方便，容易操作实现。
２、数码管显示方案方案一：静态显示。
所谓静态显示，就是当显示器显示某一字符时，相应的发光二极管恒定的导通或截止。
该方式每一位都需要一个8 位输出口控制。
静态显示时较小的电流能获得较高的亮度，且字符不闪烁。
但当所显示的位数较多时，静态显示所需的I/O口太多，造成了资源的浪费。
DSP学习-3)时钟及系统控制解析
寄存器
寄存器
LPMCR0 低功耗模式控 WDKEY 看门狗复位
制寄存器0
key寄存器
LPMCRl 低功耗模式控 WDCR 制寄存器1
看门狗控制 寄存器
第2章 CPU内部结构与时钟系统
一、时钟及系统控制 时钟寄存器
▲ 外设时钟控制寄存器 PCLKCR —— 数据存储空间 0x0000701C
D15 D14
第2章 CPU内部结构与时钟系统
定时器
▲ 计数器——TIM
D15
D0
TIM
R/W-0
D15
D0
TIMH
R/W-0
▲ 周期寄存器——PRD
D15
D0
PRD
R/W-0
D15
D0
PRБайду номын сангаасH
R/W-0
第2章 CPU内部结构与时钟系统
定时器
▲ 控制寄存器——TCR0
TCR功能： √控制定时器模式 √重新加载定时器 √启动和停止定时器
一时钟及系统控制第第22章章cpucpu内部结构与时钟系统内部结构与时钟系统第第22章章cpucpu内部结构与时钟系统内部结构与时钟系统第第22章章cpucpu内部结构与时钟系统内部结构与时钟系统第第22章章cpucpu内部结构与时钟系统内部结构与时钟系统hispcphispcp一时钟及系统控制hispcp高速外设时钟设置寄存器pllcrpll控制寄lospcp慢速外设时钟设置寄存器scsr系统控制和状态寄存器pclkcr外设时钟控制寄存器wdcntr看门狗计数寄存器lpmcr0低功耗模式控制寄存器0wdkey看门狗复位key寄存器lpmcrl低功耗模式控制寄存器1wdcr看门狗控制寄存器第第22章章cpucpu内部结构与时钟系统内部结构与时钟系统第第22章章cpucpu内部结构与时钟系统内部结构与时钟系统数据存储空间0x0000701c时钟寄存器高低速外设时钟寄存器hispcplospcp0x0000701ab数据存储空间0x00007022保留d15d14d13d12d11d10d9d8ecanenclkmcbspenclkscibenclkspienclkr0rw0r0rw0rw0reservedd15d3d2d1d0wdintswdenintwdoverrider0r1rw0rw1c1一时钟及系统控制sciaenclk保留保留保留adcenclk保留evaenclkevbenenclkd7d4d3d2d1d0r0rw0r0rw0rw0rw0r0rw0reservedd15d3d2d0hspcklspckr0rw010第第22章章cpucpu内部结构与时钟系统内部结构与时钟系统第第22章章cpucpu内部结构与时钟系统内部结构与时钟系统时钟模块提供两种操作模式
DSP学习 3)时钟及系统控制解析
TIF－Timer Interrupt Flag TIE－Timer Interrupt Enable TRB－Timer Reload Bit TSS－Timer Stop Status Bit
10
通用定时器
定时器的工作过程：
1）用32位计数寄存器（TIMH:TIM）装载周期寄存器（PRDH:PRD)中的
HSPCK/LSPCK
第2章 CPU内部结构与时钟系统
一、时钟及系统控制
晶体振荡器及锁相环
XF_PLLDIS 预存器 XPLLDIS
时钟模块提供两种操作模式： ▲ 内部振荡器：如果使用内部振荡
器，则必须在X1／XCLKIN和X2两个引 脚之间连接一个石英晶体。
XRS X1/XCLKIN 片内振荡器 （OSC） OSCCLK (PLL被禁止) PLL 旁路 PLL /2 0 CLKIN (送至CPU)
F281×器件上有3个32位CPU定时器（TIMER0/1/2） TIMER0可以在用户程序中使用，TIMER1/2预留给DSP BIOS 或其它RTOS使用（如果不用DSP BIOS，可以供用户使用）。 每个定时器有4个寄存器：
1）计数寄存器（TIMH:TIM）：32位
2）周期寄存器(PRDH:PRD)：32位 3）预定标寄存器(TPR): 32位（预定标计数器PSC＋分频寄存器TDDR） 4）控制寄存器(TCR)：16位
计时常数； 2）计数寄存器根据SYSCLKOUT时钟递减计数（16＋32位）； 3）当计数寄存器等于0时，定时器的计数器寄存器重载周期寄存器值， 并输出一个中断脉冲（TINT0）。
11
配置CPU定时器
下面的函数中周期寄存器由给定的DSP时钟频率Freq（MHz）和定时器 周期Period（µs） 两个参数确定。初始化后定时器处于停止状态。
ch5 DSP的时钟与系统控制
5.2 时钟和系统控制单元
C28x DSP
外 设 总 线
Reset SYSCLKOUT
外设Reset CLKIN
看门狗 PLL&OSC
低功耗
LSPCLK LOSPCP
PCLKCR0/1/3
外设 寄存器
SCI-A, SPI-A
外设 寄存器
ECAP1, EPWM1~4
外设 寄存器
I2C-A
地址 0x0000-7010 0x0000-7011 0x0000-7012 0x0000-7013 0x0000-7014 0x0000-7016 0x0000-701B 0x0000-7021 0x0000-7022
大小（×16） 1 1 1 1 1 1 1 1 1
描述 XCLKOUT/XCLKIN控制 PLL状态寄存器 时钟控制寄存器 PLL锁定周期寄存器 内部振荡器1调整寄存器 内部振荡器2调整寄存器 低速外设时钟预分频器寄存器 PLL控制寄存器 系统控制&状态寄存器
PCLKCR3 外设时钟控制寄存器
位
域
值
描述
15-14 13
保留 GPIOINENCLK
12-11 10
9
8
7:2 1
保留 CPUTIMER2EN
CLK
CPUTIMER1EN CLK
CPUTIMER0EN CLK
保留 COMP2ENCLK
0
COMP1ENCLK
保留
GPIO输入时钟使能。
0
不给GPIO模块计时。
7-5
保留
4 I2CAENCLK
I时钟使能。
0 不给I模块计时。（默认）(1)
1 给I模块计时。
基于DSP的时钟设计
DSP 设计报告基于DSP的时钟系统一、方案背景DSP 芯片既具有高速数字信号处理功能,又具有实时性强、功耗低、集成度高等嵌入式微计算机的特点,所以随着科技的发展,DSP 技术在机电控制领域的应用愈加广泛。
LED 可显示字符,且显示清晰美观、功耗低,在电子产品中也广泛应用。
现今，高精度的计时工具大多数都使用了石英晶体振荡器，由于电子钟，石英表，石英钟都采用了石英技术，因此走时精度高，稳定性好，使用方便，不需要经常调校，数字式电子钟用集成电路计时时，译码代替机械式传动，用LED显示器代替显示器代替指针显示进而显示时间，减小了计时误差，这种表具有时，分，秒显示时间的功能，还可以进行时和分的校对，片选的灵活性好。
时钟电路在计算机系统中起着非常重要的作用，是保证系统正常工作的基础。
在一个DSP应用系统中，时钟有两方面的含义：一是指为保障系统正常工作的基准振荡定时信号，主要由晶振和外围电路组成，晶振频率的大小决定了DSP芯片系统工作的快慢；二是指系统的标准定时时钟，即定时时间，它通常有两种实现方法：一是用软件实现，即用DSP芯片内部的可编程定时/计数器来实现，但误差很大，主要用在对时间精度要求不高的场合；二是用专门的时钟芯片实现，在对时间精度要求很高的情况下，通常采用这种方法，典型的时钟芯片有：DS1302，DS12887，X1203等都可以满足高精度的要求。
本设计主要介绍用DSP芯片内部的定时/计数器来实现电子时钟的方法，本设计由TMS320LF2407芯片和LED数码管为核心，辅以必要的电路，构成了一个DSP电子时钟。
二、系统方案介绍1.本方案完全用软件实现数字时钟。
原理为：在单片机内部存储器设三个字节分别存放时钟的时、分、秒信息。
利用定时器与软件结合实现1秒定时中断，每产生一次中断，存储器内相应的秒值加1；若秒值达到60，则将其清零，并将相应的分字节值加1；若分值达到60，则清零分字节，并将时字节值加1；若时值达到24，则将十字节清零。
dsp的低功耗模式
240xA系列DSP有一个低功耗指令IDLE，当被执行时，该指令将停止CPU 中所有电路的时钟；尽管如此，从CPU中出来的时钟将继续输出。
通过使用该指令，CPU的时钟将被关闭以节约能量。
当遇到复位或者中断请求时CPU将推出IDLE模式。
1.1时钟类型所有以240xA为内核的设备均包含下面两种时钟类型：n组成大部分CPU逻辑电路时钟的CPU时钟。
n组成外设时钟以及CPU中的中断逻辑电路的系统时钟（由CPU 中出来的CLKOUT得来）。
当CPU进入IDLE模式时，系统时钟继续产生，CPU时钟停止产生。
这种模式叫作IDLE1 模式。
当CPU进入IDLE2 模式时，CPU时钟，系统时钟都将停止产生，这样允许进一步的节省能量。
第三种节能模式，HALT模式，有可能将看门狗时钟以及振荡器时钟关闭。
在HALT模式中，输入到锁相环的时钟被关闭。
低功耗模式不会改变通用I/O口的状态。
在进入低功耗模式之前，I/O口将保持住同样的状态。
并且，进入低功耗模式后，通用I/O口不会进入到高阻抗状态以及内部电压上拉或下拉不会改变。
当执行IDLE指令时，系统配置寄存器SCSR1 的12，13位LPM位将决定DSP进入三种节能模式中的哪种模式。
以下图标为三种模式下各时钟的关闭情况以及退出该情况所需要的条件。
(见相册)1.2退出低功耗模式多种情况可以退出低功耗模式。
以下部分描述了怎样退出低功耗模式。
1.2.1复位复位（任何情况下的复位）可以使DSP退出任何一种低功耗模式。
如果DSP处于HALT模式即暂停状态下，复位将启动振荡器；尽管如此，由于启动振荡器至产生时钟需要一定时间，CPU的复位将被延迟一段时间。
1.2.2外部中断外部中断，XINTx，可以使DSP退出出HALT的任何一种中断。
如果DSP处于IDLE2节能模式，连接到外部中断引脚的同步逻辑可以识别出在引脚上的中断，然后开始系统时钟和CPU时钟，然后允许时钟逻辑向PIE控制器产生中断请求。
DSP芯片的基本特征(精)
DSP芯片的基本特征数字信号处理器(Digital Signal Prcessor,是一种特别适合于进行数字信号处理运算的微处理器。
自1979年诞生以来，短短二十年时间，DSP显示了巨大的应用潜力，在信号处理、通信、语言、图形图像、军事、仪器仪表、自动控制、家用电器等领域，得到广泛的应用，起着不可替代的作用，其主要应用特点是实时快速地实现各种数字信号处理算法。
DSP 一般具有如下一些特点：(1在一个指令周期内可完成一次乘法和一次加法；(2程序和数据空间分离，可以同时访问指令和数据；(3片内具有快速RAM，通常可通过独立的数据总线在两块中同时访问；(4具有低开销或大开销循环及跳转的硬件支持；(5具有在单周期内操作的多个硬件地址产生器，可以并行执行多个操作；支持流水线操作，使取值、译码和执行等操作可以重叠执行。
在自动控制系统中，DSP的高速计算能力显示了比一般微处理器更多的优点，具有广阔的应用前景。
利用DSP的高速计算能力可以增加采样速度和完成复杂的信号处理和控制算法，Kalman滤波、自适应控制矢量控制、状态观测器等复杂算法利用DSP芯片可以方便地实现。
DSP的信号处理能力还可用来减少位置、速度、磁通等传感器，无传感器运行之所以成为可能。
在自适应系统中，系统参数和状态变量通过状态观测器的计算可采用DSP有效地实现。
同样，由于高运算速度，DSP也可有效地用于神经之网络和模糊逻辑化地运动控制系统。
在实际工程应用中，DSP的高速能力还可以消除噪声污染和不精确的输入及反馈信号数据，对要求速度较快的PWM控制算如空间矢量算法。
TMS320F2812A DSP的基本特性DSP是一种特殊用途的单片机内核概述TMS320F2812DSP内核采Harvard结构体系,即相互独立的数据总线，提供了片内程序存储器和数据存储器、运算单元、一个32位算术/逻辑单元、一个32 位累加器、一个16位乘法器和一个16位桶形移位器组成，体系采取串行结构，运用流水线技术加快程序的运行，可在一个处理周期内完成乘法加法和移位计算，其内核计算速度为20MIPS(—个指令周期为50 ns。
DSP教程 第二章2_时钟及系统控制
RPTC： 位 与重复指令（ ▲ 重复计数器 RPTC：16位，与重复指令（RPT）一起，用来确定 ）一起，
RPT后面的一条指令重复执行多次。 后面的一条指令重复执行多次。 后面的一条指令重复执行多次
R/W-0
第2章 CPU内部结构与时钟系统 CPU内部结构与时钟系统
一、时钟及系统控制
看门狗及其应用
F2812的看门狗与 的看门狗与240x的基本相同，当8位的看门狗计数 的基本相同， 的看门狗与 的基本相同 位的看门狗计数 器计数到最大值时，看门狗模块产生一个输出脉冲 器计数到最大值时，看门狗模块产生一个输出脉冲(512个振荡 个振荡 器时钟宽度)。如果不希望产生脉冲信号，用户需要屏蔽计数 器时钟宽度 。如果不希望产生脉冲信号， 器，或用软件周期向看门狗复位控制寄存器写“0x55+0xAA"， 或用软件周期向看门狗复位控制寄存器写“ ， 该寄存器能够使看门狗计数器清零。 该寄存器能够使看门狗计数器清零。 为了实现看门狗的各项功能，内部有 个功能寄存器 为了实现看门狗的各项功能，内部有3个功能寄存器
第2章 CPU内部结构与时钟系统 CPU内部结构与时钟系统
5
第2章 CPU内部结构与时钟系统 CPU内部结构与时钟系统
一、时钟及系统控制
高速外设时钟 PLLCR 设置寄存器 LOSPCP 慢速外设时钟 SCSR 设置寄存器 HISPCP PCLKCR 外设时钟控制 WDCNTR 寄存器 LPMCR0 低功耗模式控 WDKEY 制寄存器0 制寄存器 LPMCRl 低功耗模式控 WDCR 制寄存器1 制寄存器 HISPCP PLL控制寄 控制寄 存器 系统控制和 状态寄存器 看门狗计数 寄存器 看门狗复位 key寄存器 寄存器 看门狗控制 寄存器
经典：dsp第五讲--第6章TMS320F2812的时钟及看门狗
10 盐城工学院 电气工程学院
DSP应用技1术0
改变锁相环倍频系数和外设时时钟的具体应用程序
//---------------------------------------------------------------------------//初始化锁相环及外设时钟函数InitPll
//------------------------------------------------------------------------------
第6章 TMS320F2812的时钟及看门狗
1 盐城工学院 电气工程学院
DSP应用技术1
DSP TMS320F2812内部结构
G P I O
外设
系统控制
2 盐城工学院 电气工程学院
CPU 外部接口
存储器
DSP应用技术2
6.1 时钟单元
6.1.1 时钟单元基本结构
TMS320F2812处理器内部集成了振荡器、锁相环、 看门狗及工作模式选择等控制电路。
SysCtrlRegs.HISPCP.a11=0x0001; SysCtrlRegs.LOSPCP.a11=0x0002; //使能使用的外设时钟 SysCtrlRegs.PCLKCR.bit.EVAENCLK=1; SysCtrlRegs.PCLKCR.bit.EVBENCLK=1; SysCtrlRegs.PCLKCR.bit.SCIAENCLK=1; SysCtrlRegs.PCLKCR.bit.SCIBENCLK=1; SysCtrlRegs.PCLKCR.bit.MCBSPENCLR=1; SysCtrlRegs.PCLKCR.bit.SPIENCLK=1; SysCtrlRegs.PCLKCR.bit.ECANENCLK=1; SysCtrlRegs.PCLKCR.bit.ADCEtTCLK=1; EDIS; }
TMS320F28335中文资料
TMS320F28335中文资料TMS320F28335采用176引脚LQFP四边形封装，其功能结构参见参考文献。
其主要性能如下：高性能的静态CMOS技术，指令周期为6．67 ns，主频达150 MHz;高性能的32位CPU,单精度浮点运算单元(FPU),采用哈佛流水线结构，能够快速执行中断响应，并具有统一的内存管理模式，可用C／C++语言实现复杂的数学算法;6通道的DMA控制器;片上256 Kxl6的Flash存储器，34 Kxl6的SARAM存储器．1 Kx16 OTPROM 和8 Kxl6的Boot ROM。
其中Flash，OTPROM,16 Kxl6的SARAM均受密码保护；控制时钟系统具有片上振荡器,看门狗模块，支持动态PLL调节，内部可编程锁相环，通过软件设置相应寄存器的值改变CPU的输入时钟频率;8个外部中断，相对TMS320F281X系列的DSP，无专门的中断引脚。
GPI00~GPI063连接到该中断.GPI00一GPI031连接到XINTl,XINT2及XNMI外部中断,GPl032～GPI063连接到XINT3一XINT7外部中断；支持58个外设中断的外设中断扩展控制器(PIE）,管理片上外设和外部引脚引起的中断请求;增强型的外设模块：18个PWM输出，包含6个高分辨率脉宽调制模块(HRPWM)、6个事件捕获输入，2通道的正交调制模块(QEP）；3个32位的定时器,定时器0和定时器1用作一般的定时器,定时器0接到PIE模块，定时器1接到中断INTl3；定时器2用于DSP／BIOS的片上实时系统，连接到中断INTl4，如果系统不使用DSP／BIOS，定时器2可用于一般定时器；串行外设为2通道CAN模块、3通道SCI模块、2个McBSP(多通道缓冲串行接口)模块、1个SPI模块、1个I2C主从兼容的串行总线接口模块；12位的A／D转换器具有16个转换通道、2个采样保持器、内外部参考电压，转换速度为80 ns，同时支持多通道转换；88个可编程的复用GPIO引脚;低功耗模式;1．9 V内核,3．3 V I／O供电；符合IEEEll49．1标准的片内扫描仿真接口（JTAG)；TMS320F28335的存储器映射需注意以下几点：片上外设寄存器块0～3只能用于数据存储区，用户不能在该存储区内写入程序.OTP ROM区（0×38 0000~0×38 03FF）为只读空间，存储A/D转换器的校准程序，用户不能对此空间写入程序。
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第4章时钟和低功耗模式
片内集成有PLL(锁相环)电路。
外接的基准晶体+PLL(锁相环)电路共同组成系统时钟
电路。
有关引脚：
XTAL1/CLKIN：外接的基准晶体到片内振荡器输入引脚；
如使用外部振荡器，外部振荡器的输出必须接该脚。
XTAL2：片内PLL振荡器输出引脚；
CLKOUT/IOPE0：该脚可作为时钟输出或通用IO脚；可
用来输出CPU时钟或看门狗定时器时钟；由系统控制状态寄存器（SCSR1)中的位14决定。
当不作时钟输出时，就可作通用I/O。
复位时，本脚配置为CLKOUT。
4.1 锁相环（PLL）
PLL支持从0.5∼4倍输入时钟频率的乘法因子。
PLL还可控制低功耗操作。
PLL的倍率由系统控制状态寄存器（SCSR1)的位11∼9来决定。
如下表所示。
复位时，倍率默认为0.5。
两种时钟方式：
（1）内部时钟：只需外接晶体振荡器
（2）外部时钟：把外部时钟接至XTAL1/CLKIN脚
2.外部滤波器电路回路
用来抑制信号的抖动和电磁干扰。
电路中存在大量噪声，通过实验来确定滤波器回路元件。
5.PLL旁路方式
可对片内PLL实现旁路，通过复位时拉低TRST、TMS和TMS引脚来实现。
此时改变系统时钟的唯一方法是改变输入频率，系统的时钟与外输入时钟相同。
此时，不需滤波器元件。
使用片内时钟：CLKIN的时钟频率4∼20MHz
使用片外时钟：CLKIN的时钟频率4∼30MHz
（对2407A为40MHz）
4.2 看门狗定时器时钟
当时钟CPUCLK=40MHz,WDCLK来自于：
WDCLK＝CLKOUT/512=78125Hz
WDCLK是由看门狗定时器的外围器件生成的。
4.3 低功耗模式
有一IDLE（睡眠）指令，可关闭CPU时钟，节约能耗。
当收到一个中断请求或者复位时，CPU会退出睡眠状态。
4.3.1 时钟域
有两个时钟域：
（1）CPU时钟域:包含大部分CPU逻辑的时钟；
（2）系统时钟域：包含外设时钟（来自CLKOUT分频）和用于CPU中断逻辑的时钟。
IDLE1模式：当CPU进入睡眠状态，CPU时钟域停止，系统时钟域继续运行。
IDLE2模式：当CPU进入睡眠状态，CPU时钟域和系统时钟域均停止，进一步降低功耗。
HALT模式：振荡器（即输入到PLL的时钟）和WDCLK被
关闭。
当执行IDLE指令时，系统控制状态寄存器（SCSR1)的
13、12位指明进入哪一种低功耗模式。
0 0CPU进入IDLE1模式
0 1CPU进入IDLE2模式
1 x CPU进入HALT模式
4.3.2 退出低功耗模式
1.复位
复位信号可使器件退出IDLE模式。
2.外部中断
外部中断xINTx可使器件退出低功耗模式，但不能退出HALT模式。
3.唤醒中断
有些外设具有启动器件时钟的能力，然后产生一个中断去响应一定的外部事件。
4.3.3 片内闪存断电
进入HALT模式之前，片内闪存可以被断电，会使电流消耗到最低。