VerilogHDL
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的PLD器件的下载称为配置（Configure）。
16
1.8 EDA设计流程
17
1.9 ASIC及其设计流程
1.8.1 ASIC设计简介
18
1.9 ASIC及其设计流程
1.8.2 ASIC设计一般流程简述
19
1.9 常用EDA工具
集成的CPLD/FPGA开发工具 逻辑综合工具 仿真工具 其他设计工具
8．EDA不但在整个设计流程上充分利用计算机的自动设计能力，而 且在各个设计层次上利用计算机完成不同内容的仿真模拟，在系统 板设计结束后仍可利用计算机对硬件系统进行完整的测试。
8
1.8 EDA设计流程
9
Step1 设计输入（Design Entry）
1. 原理图输入(Schematic diagrams源自文库) 2、硬件描述语言 (HDL文本输入)
●电子领域各学科的界限更加模糊，更互为包容 。 ●更大规模的FPGA和CPLD器件的不断推出。 ●基于EDA工具的用于ASIC设计的标准单元已涵盖大规模电子系统及复杂 IP核模块 。 ● 软硬IP核在电子行业的产业领域广泛应用。 ● SoC高效低成本设计技术的成熟。 ● 复杂电子系统的设计和验证趋于简单。
5
1.5 自顶向下的设计技术
Bottom-up设计
Bottom-up 设计，即自底向上的设计， 由设计者调用设计库中的元件 (如各种门 电路、加法器、计数器等) ，设计组合出 满足自己需要的系统 缺点：效率低、易出错
6
Top-down设计
Top-down的设计 须经过“设计—验 证—修改设计—再 验证”的过程，不 断反复，直到结果 能够实现所要求的 功能，并在速度、 功耗、价格和可靠 性方面实现较为合 理的平衡。
20世纪70年代 EDA技术雏形 20世纪80年代 EDA技术基础形成 20世纪90年代 EDA技术成熟和实用
2
1.1 EDA技术及其发展
●使电子设计成果以自主知识产权(IP)的方式得 以明确表达和确认成为可能。 ●在仿真验证和设计两方面都支持标准硬件描述 语言的功能强大的EDA软件不断推出。 21世纪 后 ●电子技术全方位进入EDA时代。
20
集成的CPLD/FPGA开发工具
21
逻辑综合工具（Synthesis Tools）
22
仿真工具（simulation tools）
23
1.11 IP(Intellectual Property) 核
IP（Intellectual Property）：原来的含义是指 知识产权、著作权，在IC设计领域指实现某 种功能的设计。 IP核（IP模块）：指功能完整，性能指标可 靠，已验证的、可重用的电路功能模块。 IP复用（IP reuse）
（1）ABEL-HDL （2）AHDL （3）VHDL （4）Verilog HDL
IEEE标准
但注意：硬件描述语言与软件编程语言 （C或C++、Java等）有本质的区别
10
Step2 综合（Synthesis）
综合器是能够自动实现上述转换的软件工具，是能将原理图或 HDL语言描述的电路功能转化为具体电路结构网表的工具
功能仿真（Function Simulation） 时序仿真（Timing Simulation）
15
Step5 编程（Program）
把适配后生成的编程文件装入到PLD器件中的过程， 或称为下载。
通常将对基于EEPROM工艺的非易失结构PLD器件的
下载称为编程（Program），将基于SRAM工艺结构
将较高层次的设计描述自动转化为较低层次描述的过程 ◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL） ◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器） ◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换
到PLD、FPGA器件的配置网表表示
11
HDL综合器运行流程
12
软件编译器和硬件综合器区别
适配器也称为结构综合器，它的功能是将由综合
器产生的网表文件配置于指定的目标器件中，并产
生最终的可下载文件
对CPLD器件而言，产生熔丝图文件，即JEDEC
文件；
对FPGA器件则产生位流数据（ Bitstream ）文件，
即.bit文件
14
Step4 仿真（Simulation）
仿真是对所设计电路的功能的验证
Top-down设计
7
1.7 EDA技术的优势
1．保证设计过程的正确性，大大降低设计成本，缩短设计周期。 2．有各类库的支持。 3．极大地简化设计文档的管理。 4．日益强大的逻辑设计仿真测试技术。 5．设计者拥有完全的自主权，再无受制于人之虞。 6．良好的可移植与可测试性，为系统开发提供了可靠的保证。 7．能将所有设计环节纳入统一的自顶向下的设计方案中。
C、ASM... 程序 软件程序编译器
COMPILER CPU指令/数据代码： 010010 100010 1100
（a）软件语言设计目标流程 硬件描述语言 综合器
SYNTHESIZER
为ASIC设计提供的 电路网表文件
VHDL/VERILOG. 程序
（b）硬件语言设计目标流程
13
Step3 适 配
本次授课目的与要求：
了解为什么要学习verilog； 2. 掌握Verilog HDL设计思想及流程； 3. 了解FPGA的发展历史及趋势。
1.
1
1.1 EDA技术及其发展
现代电子设计技术的核心已日趋转向基于计算机的电子设计自动 化技术 EDA（Electronic Design Automation）技术。
3
1.2 EDA技术实现目标
1. 可编程逻辑器件
2. 半定制或全定制 ASIC
3. 混合ASIC
4
1.3 硬件描述语言
VHDL 在EDA设计中使用最多，也得到几 乎所有的主流EDA工具的支持
Verilog HDL
HDL SystemVerilog 这两种HDL语言还处于完善过程中， 主要加强了系统验证方面的功能。 System C
24
1.11 IP核
IP
软IP
固IP
硬IP
25
1.11 IP核
软 IP-- 用 VHDL 、 Verilog 等硬件描述语言描述的 功能块，但是并不涉及用什么具体电路元件实现这 些功能。 固IP--完成了综合的功能块。 硬IP--供设计的最终阶段产品：掩膜。
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1.8 EDA设计流程
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1.9 ASIC及其设计流程
1.8.1 ASIC设计简介
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1.9 ASIC及其设计流程
1.8.2 ASIC设计一般流程简述
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1.9 常用EDA工具
集成的CPLD/FPGA开发工具 逻辑综合工具 仿真工具 其他设计工具
8．EDA不但在整个设计流程上充分利用计算机的自动设计能力，而 且在各个设计层次上利用计算机完成不同内容的仿真模拟，在系统 板设计结束后仍可利用计算机对硬件系统进行完整的测试。
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1.8 EDA设计流程
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Step1 设计输入（Design Entry）
1. 原理图输入(Schematic diagrams源自文库) 2、硬件描述语言 (HDL文本输入)
●电子领域各学科的界限更加模糊，更互为包容 。 ●更大规模的FPGA和CPLD器件的不断推出。 ●基于EDA工具的用于ASIC设计的标准单元已涵盖大规模电子系统及复杂 IP核模块 。 ● 软硬IP核在电子行业的产业领域广泛应用。 ● SoC高效低成本设计技术的成熟。 ● 复杂电子系统的设计和验证趋于简单。
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1.5 自顶向下的设计技术
Bottom-up设计
Bottom-up 设计，即自底向上的设计， 由设计者调用设计库中的元件 (如各种门 电路、加法器、计数器等) ，设计组合出 满足自己需要的系统 缺点：效率低、易出错
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Top-down设计
Top-down的设计 须经过“设计—验 证—修改设计—再 验证”的过程，不 断反复，直到结果 能够实现所要求的 功能，并在速度、 功耗、价格和可靠 性方面实现较为合 理的平衡。
20世纪70年代 EDA技术雏形 20世纪80年代 EDA技术基础形成 20世纪90年代 EDA技术成熟和实用
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1.1 EDA技术及其发展
●使电子设计成果以自主知识产权(IP)的方式得 以明确表达和确认成为可能。 ●在仿真验证和设计两方面都支持标准硬件描述 语言的功能强大的EDA软件不断推出。 21世纪 后 ●电子技术全方位进入EDA时代。
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集成的CPLD/FPGA开发工具
21
逻辑综合工具（Synthesis Tools）
22
仿真工具（simulation tools）
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1.11 IP(Intellectual Property) 核
IP（Intellectual Property）：原来的含义是指 知识产权、著作权，在IC设计领域指实现某 种功能的设计。 IP核（IP模块）：指功能完整，性能指标可 靠，已验证的、可重用的电路功能模块。 IP复用（IP reuse）
（1）ABEL-HDL （2）AHDL （3）VHDL （4）Verilog HDL
IEEE标准
但注意：硬件描述语言与软件编程语言 （C或C++、Java等）有本质的区别
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Step2 综合（Synthesis）
综合器是能够自动实现上述转换的软件工具，是能将原理图或 HDL语言描述的电路功能转化为具体电路结构网表的工具
功能仿真（Function Simulation） 时序仿真（Timing Simulation）
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Step5 编程（Program）
把适配后生成的编程文件装入到PLD器件中的过程， 或称为下载。
通常将对基于EEPROM工艺的非易失结构PLD器件的
下载称为编程（Program），将基于SRAM工艺结构
将较高层次的设计描述自动转化为较低层次描述的过程 ◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL） ◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器） ◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换
到PLD、FPGA器件的配置网表表示
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HDL综合器运行流程
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软件编译器和硬件综合器区别
适配器也称为结构综合器，它的功能是将由综合
器产生的网表文件配置于指定的目标器件中，并产
生最终的可下载文件
对CPLD器件而言，产生熔丝图文件，即JEDEC
文件；
对FPGA器件则产生位流数据（ Bitstream ）文件，
即.bit文件
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Step4 仿真（Simulation）
仿真是对所设计电路的功能的验证
Top-down设计
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1.7 EDA技术的优势
1．保证设计过程的正确性，大大降低设计成本，缩短设计周期。 2．有各类库的支持。 3．极大地简化设计文档的管理。 4．日益强大的逻辑设计仿真测试技术。 5．设计者拥有完全的自主权，再无受制于人之虞。 6．良好的可移植与可测试性，为系统开发提供了可靠的保证。 7．能将所有设计环节纳入统一的自顶向下的设计方案中。
C、ASM... 程序 软件程序编译器
COMPILER CPU指令/数据代码： 010010 100010 1100
（a）软件语言设计目标流程 硬件描述语言 综合器
SYNTHESIZER
为ASIC设计提供的 电路网表文件
VHDL/VERILOG. 程序
（b）硬件语言设计目标流程
13
Step3 适 配
本次授课目的与要求：
了解为什么要学习verilog； 2. 掌握Verilog HDL设计思想及流程； 3. 了解FPGA的发展历史及趋势。
1.
1
1.1 EDA技术及其发展
现代电子设计技术的核心已日趋转向基于计算机的电子设计自动 化技术 EDA（Electronic Design Automation）技术。
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1.2 EDA技术实现目标
1. 可编程逻辑器件
2. 半定制或全定制 ASIC
3. 混合ASIC
4
1.3 硬件描述语言
VHDL 在EDA设计中使用最多，也得到几 乎所有的主流EDA工具的支持
Verilog HDL
HDL SystemVerilog 这两种HDL语言还处于完善过程中， 主要加强了系统验证方面的功能。 System C
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1.11 IP核
IP
软IP
固IP
硬IP
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1.11 IP核
软 IP-- 用 VHDL 、 Verilog 等硬件描述语言描述的 功能块，但是并不涉及用什么具体电路元件实现这 些功能。 固IP--完成了综合的功能块。 硬IP--供设计的最终阶段产品：掩膜。