时钟信号产生模块设计
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时钟工作方式选择位，为0，分频（DIV）方式；为1，倍频（PLL）方式。同时该 位还与PLL MUL或PLL DIV共同决定实际频率。
PLL状态位,指示当前时钟发生器的工作方式（只读）。 为0，表示在分频（DIV）方式； 为1，表示在倍频（PLL）方式。
表2-3 显示了比例系数与CLKMD的关系
表2-3 比例系数与CLKMD的关系
ON ON ON OFF OFF OFF OFF ON
2
CLKMD2 ON ON OFF ON OFF OFF ON OFF
表3-1 SW2设置
3
CLKMD3 ON OFF ON ON ON OFF OFF OFF
4
MP/MC\ -
时钟模式
频率×15 频率×10 频率×5 频率×2 频率×1 频率÷2 频率÷4
硬件配置的PLL电路
• PLL的硬件配置是指通过连接设置C54xDSP三个引脚 CLKMD1、CLKMD2、CLKMD3的电平状态来选择配置 PLL的倍频大小，选定时钟方式，如表2-1所示。
表2-1 时钟方式的配置
CLKMD1 0 1 1 0 0 1 1 0
引脚状态
CLKMD2 0 1 0 1 0 1 0 1
保留
下面以软件编程改变PLL的倍频为例，说明DSP时钟频率的软件 控制方法
下面为是时钟测试主要程序： asm(" STM #0000h,CLKMD "); //DIV分频方式 while(*CLKMD & 0x01 );//若为PLL倍频方式，则执行空操作 asm(" NOP"); asm(" NOP"); asm(" NOP"); asm(“ STM #0F800h,CLKMD ”); //设定时钟分频因子为0.25，CPU工作频率
关进行设置，我们可将TMS320VC5402的引脚CLKMDl、 CLKMD2、CIKMD3引脚分别配置为高电平、高电平、低电平以 及3个时钟引脚全设置为高电平时对硬件配置的锁相环路PLL进行 验证，根据原理图可知高电、低电平分别对应SW2拨码开关的 “OFF”、“ON”状态,如表3-1所示。
1 CLKMD1
基于以上原则，以系统工作时钟为20MHz为例，选用10MHz无源晶体的时 钟电路如图所示。图2-1中根据5402时钟配置原则，将VC5402的CLKMD1、 CLKMD2、CIKMD3引脚分别配置为高电平、低电平、低电平，又(CPU时 钟频率)CLKOUT＝CLKIN ×(实际倍频／分频系数) , 根据表2-4所示，可知 复位时系统的工作频率为外部参考时钟源(10MHz)的两倍，即20 MHz。
软件配置的PLL电路
• PLL的软件配置是指通过设置’C54xDSP时钟模式寄 存器CLKMD的各状态位来选择配置PLL的倍频/分频系 数，不仅能通过其时钟定标器配置各种乘法器系数,还 可以直接开通或关断PLL。
• PLL的锁定定时器可以用于延迟转换PLL的时钟方式， 直到锁定为止。通过软件编程，可以选用以下两种时 钟方式。
（1）PLL方式 即倍频方式，CPU时钟频率CLKOUT等于输入时 钟CLKIN乘以PLL的乘系数。PLL方式比例系数共 31种，靠锁相环电路完成，取值范围为0.25 ~15。 （2）DIV方式 即分频方式，对输入时钟CLKIN进行2分频或4分 频。当采用DIV方式时，所有的模拟电路，包括 PLL电路将关断，以使芯片功耗最小。
0
1
1
0
1
1
1
1
1
0
0
1
CLKMD 3 0 1 0 0 0 1 1 1
CLKMD寄存器 复位值
时钟模式
E007H 9007H 4007H 1007H F007H 0000H F000H ——
内部振荡器，PLL工作，频率×15 内部振荡器，PLL工作，频率×10 内部振荡器，PLL工作，频率×5 内部振荡器，PLL工作，频率×2 内部振荡器，PLL工作，频率×1 内部振荡器，PLL禁止，频率÷2 内部振荡器，PLL禁止，频率÷4
PLLNDIV
PLL时钟电路选择 位
PLLSTATUS PLL的状态
时钟方式寄存器CLKMD各位段的功能见表2-2
表2-2 时钟方式寄存器CLKMD各位域功能
位 15 ~12
11 10~3
2 1
0
名称 PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV
PLLSTATUS
软件编程PLL受时钟方式寄存器CLKMD的控制，CLKMD用来定义 PLL时钟模块的时钟配置，CLKMD属存储器映像寄存器,位于数据 存储区的第0页上，地址为0058H，其格式如下：
15 ~12
11
10~3
2
1
0
PLLMUL PLL乘数
PLLDIV PLL除数
PLLCOUNT PLLON/OFF PLL计数器 PLL通/断
(a) 10MHz
(b) 5MHz
图3-2 CLKOUT波形
软件配置PLL，在对时钟程序进行编译并链接单步运行至“asm(" STM #0F800h,CLKMD ");”用双综示波器观察TMS320VC5402的引脚CLKOUT波 形如图3-3（a）所示，单步运行至asm(" STM #9007h,CLKMD ")观察引 脚CLKOUT波形如图3-3(b)。
为时钟信号CIKIN引脚的0.25倍 asm(“ STM #1007h,CLKMD ”) //设定时钟倍频因子为2，CPU工作频率为时钟
信号CIKIN引脚的2倍 asm(" NOP"); asm(" NOP"); asm(" NOP")
• 从表2-4可以看出，不同的外部引脚状态对应于不同的时钟方 式。
PLLNDIV 0 0 1 1 1 1
PLLDIV
x x 0 0 1 1
PLLMUL
0 ~14 15
0~14 15
0或偶数 奇数
比例系数
0.5 0.25 PLLMUL+1
1 (PLLMUL+1)÷2
PLLMUL÷4
当芯片复位后，时钟方式寄存器CLKMD的值是由3个外部引脚（CLKMD1、 CLKMD2、CLKMD3）的状态设定的，从而确定了芯片的工作时钟。
时钟信号产生模块设计
李志丹
主要内容
• 时钟信号模块简介 • 时钟信号的产生 • 实例验证
1 时钟信号模块简介
• 时钟电路为系统提供一个工作节拍。C5402的外部参考时钟信号 可由有源晶振或无源晶振两种方式提供。
• 当系统中要求多个不同频率的时钟信号时，首选有源晶振；当系 统中使用单一时钟信号时，可选择无源晶振。
• 若采用有源晶振，只需将晶振的输出连接至X2/CLKIN引脚，X1 引脚不接任何器件和电压；
• 若采用无源晶振，则要将晶振的引脚与C5402的X1和X2/CLKIN引 脚连接。
• C5402内部的锁相环(PLL)电路，可使其工作时钟频率为外部参考 时钟的(0.25~15)倍。PLL时钟模式有硬件置和软件配置两种方式。 硬件配置是指系统复位时，通过自动检测5402的CLKMD1、 CLKMD2、CLKMD3个引脚的状态，来决定下作时钟与外部参考 时钟倍数关系的方式。软件配置是指系统复位后，通过软件改变 寄存器CLKMD的内容达到调整工作时钟频率的方式。由于5402 的内部指令周期较高，因此常常通过使用片内的PLL降低片外时 钟频率，来提高系统的稳定性。
2 时钟信号的产生
• 时钟发生器为DSP提供时钟信号,由一个内部振荡器和一个锁相环电 路组成，可通过晶振或外部的时钟驱动。时钟发生器工作时需要的参 考时钟输入可有两种选择方式：
• 由内部晶体振荡器产生。在DSP引脚X1和X2/CLKIN之间接一枚晶体， 使能内部晶体振荡电路。
• 由外部参考时钟源产生。外部时钟直接从X2/CLKIN引脚输入，X1引 脚悬空。 TMS320VC5402DSP内部高稳定性能的锁相环（PLL）电路能够锁定 时钟振荡频率，并有信号提纯和频率放大作用，故可以选择一个频率 比CPUCLK低的高稳定时钟源，降低对频率的要求。 PLL的倍频大小与DSP管脚的硬件连接以及时钟模式寄存器的软件配 置有关，PLL有两种不同类型，一种为硬件配置的PLL电路，另一种 为软件配置的PLL电路。
实例验证结果
• 本实验采用外部参考时钟源产生10MHz时钟信号，从X2/CLKIN引脚输 入10MHz无源晶体，X1引脚悬空。测试TMS320VC5402的引脚CLKIN 波形如图3-1所示，观察CLKIN时钟频率为10MHz。
图3-1 CLKIN波形
用双综示波器观察到TMS320VC5402的3个时钟引脚设置为如步骤2 所示的两种不同电平时引脚CLKOUT波形分别如图3-2（a）、3-2 （b）所示。
• 通常，DSP的程序需要从外部低速EPROM中调入，可以采用 较低工作频率的复位时钟方式，待程序全部调入内部快速 RAM后，再用软件重新设置CLKMD寄存器的值，使DSP芯 片工作在较高的频率上。
• 例如，设外部引脚状态为CLKMD1 ~CLKMD3=111，外部时 钟频率为10MHz，则时钟方式为2分频，复位后DSP芯片的工 作频率为10MHz÷2=5MHz。用软件重新设置CLKMD寄存器， 就可以改变DSP的工作频率，如设定CLKMD=9007H，则 DSP 的工作频率为10×10MHz=100MHz
当芯片复位后，时钟方式寄存器CLKMD的值是由3个外部引脚（CLKMD1、 CLKMD2、CLKMD3）的状态设定的，从而确定了芯片的工作时钟。表2-4 为TMS320VC5402复位时设置的时钟方式。
表2-4 TMS320VC5402复位时设置的时钟方式
引脚状态
CLKMD1
CLKMD 2
0
0
0
0
说明
PLL倍频因子，与PLL DIV及PLL NDIV共同决定实际频率。
PLL分频因子，与PLL MUL及PLL NDIV共同决定实际频率。
PLL计数器，每输入16个CLKIN后减1，用以设定PLL从启动到频率锁定之间的时 间，保证频率转换的可靠性。
PLL通/断控制位, PLL ON/OFF与PLL NDIV共同决定PLL是否工作。当PLL ON/OFF与PLL NDIV均为0时, PLL断开,其余情况PLL工作。
（a）2.5MHz
(b) 20MHz
图3-3 CLKOUT波形
本模块需要注意以下几点：
• 1）本模块测试可单独在TMS320VC54x核心板 上进行；
• 2）通过测试TMS320VC54x的X2/CLKIN引脚 是否为10MHz方波（本实例选用10MHz无源晶 体的时钟）来检测时钟源电路是否为正常状态。 需在时钟源电路正常状态下进行时钟实例验证 测试。
CLKMD3 0 0 0 0 1 1 1 1
时钟方式
选择方案1 外部时钟源，PLL×3 外部时钟源，PLL×2 内部时钟器，PLL×3 外部时钟源，PLL×1.5 外部时钟源，频率除以2 内部时钟器，频率除以2 外部时钟源，PLL×1
停止方式
选择方案2 外部时钟源，PLL×5 外部时钟源，PLL×4 内部时钟器，PLL×5 外部时钟源，PLL×4.5 外部时钟源，频率除以2 内部时钟器，频率除以2 外部时钟源，PLL×1
停止方式
Leabharlann Baidu
从表2-1可以看出，进行硬件配置时，其工作频率是固定的。 若不使用PLL,则对内部或外部时钟分频，CPU的时钟频率等 于内部振荡器频率或外部时钟频率的一半；若使用PLL，CPU 的时钟频率等于内部振荡器频率或外部时钟频率乘于N，即对 内部或外部时钟倍频，其频率为PLL×N。特别说明，在DSP正 常工作时，不能重新改变和配置DSP的时钟方式。但DSP进入 IDLE3省电模式后，其CLKOUT输出电平时，可以重新改变和 配置DSP的时钟方式。
并由一个锁相环PLL和一个内部振荡器组成，可通过晶振或外部的时钟驱 动在此采用外部时钟方式，电路硬件设计如图2-1所示。
图2-1 时钟电路设计
3 实例验证
实例验证步骤
• （1）通过DSP仿真器连接TMS320VC54x核心板和PC机； • （2）硬件配置PLL，即对TMS320VC54x核心板上的SW2拨码开
保留
• （3）用双踪示波器观察以上TMS320VC5402的3个时钟引 脚设置两种不同电平时的引脚CLKOUT波形；
• （4）对时钟程序进行编译并链接，单步运行至“asm(" STM #0F800h,CLKMD ");”用双踪示波器观察 TMS320VC5402的引脚CLKOUT波形；
• （5）单步运行至“asm("STM #9007h,CLKMD ");”用双踪 示波器观察TMS320VC5402的引脚CLKOUT波形。
PLL状态位,指示当前时钟发生器的工作方式（只读）。 为0，表示在分频（DIV）方式； 为1，表示在倍频（PLL）方式。
表2-3 显示了比例系数与CLKMD的关系
表2-3 比例系数与CLKMD的关系
ON ON ON OFF OFF OFF OFF ON
2
CLKMD2 ON ON OFF ON OFF OFF ON OFF
表3-1 SW2设置
3
CLKMD3 ON OFF ON ON ON OFF OFF OFF
4
MP/MC\ -
时钟模式
频率×15 频率×10 频率×5 频率×2 频率×1 频率÷2 频率÷4
硬件配置的PLL电路
• PLL的硬件配置是指通过连接设置C54xDSP三个引脚 CLKMD1、CLKMD2、CLKMD3的电平状态来选择配置 PLL的倍频大小，选定时钟方式，如表2-1所示。
表2-1 时钟方式的配置
CLKMD1 0 1 1 0 0 1 1 0
引脚状态
CLKMD2 0 1 0 1 0 1 0 1
保留
下面以软件编程改变PLL的倍频为例，说明DSP时钟频率的软件 控制方法
下面为是时钟测试主要程序： asm(" STM #0000h,CLKMD "); //DIV分频方式 while(*CLKMD & 0x01 );//若为PLL倍频方式，则执行空操作 asm(" NOP"); asm(" NOP"); asm(" NOP"); asm(“ STM #0F800h,CLKMD ”); //设定时钟分频因子为0.25，CPU工作频率
关进行设置，我们可将TMS320VC5402的引脚CLKMDl、 CLKMD2、CIKMD3引脚分别配置为高电平、高电平、低电平以 及3个时钟引脚全设置为高电平时对硬件配置的锁相环路PLL进行 验证，根据原理图可知高电、低电平分别对应SW2拨码开关的 “OFF”、“ON”状态,如表3-1所示。
1 CLKMD1
基于以上原则，以系统工作时钟为20MHz为例，选用10MHz无源晶体的时 钟电路如图所示。图2-1中根据5402时钟配置原则，将VC5402的CLKMD1、 CLKMD2、CIKMD3引脚分别配置为高电平、低电平、低电平，又(CPU时 钟频率)CLKOUT＝CLKIN ×(实际倍频／分频系数) , 根据表2-4所示，可知 复位时系统的工作频率为外部参考时钟源(10MHz)的两倍，即20 MHz。
软件配置的PLL电路
• PLL的软件配置是指通过设置’C54xDSP时钟模式寄 存器CLKMD的各状态位来选择配置PLL的倍频/分频系 数，不仅能通过其时钟定标器配置各种乘法器系数,还 可以直接开通或关断PLL。
• PLL的锁定定时器可以用于延迟转换PLL的时钟方式， 直到锁定为止。通过软件编程，可以选用以下两种时 钟方式。
（1）PLL方式 即倍频方式，CPU时钟频率CLKOUT等于输入时 钟CLKIN乘以PLL的乘系数。PLL方式比例系数共 31种，靠锁相环电路完成，取值范围为0.25 ~15。 （2）DIV方式 即分频方式，对输入时钟CLKIN进行2分频或4分 频。当采用DIV方式时，所有的模拟电路，包括 PLL电路将关断，以使芯片功耗最小。
0
1
1
0
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1
1
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1
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CLKMD 3 0 1 0 0 0 1 1 1
CLKMD寄存器 复位值
时钟模式
E007H 9007H 4007H 1007H F007H 0000H F000H ——
内部振荡器，PLL工作，频率×15 内部振荡器，PLL工作，频率×10 内部振荡器，PLL工作，频率×5 内部振荡器，PLL工作，频率×2 内部振荡器，PLL工作，频率×1 内部振荡器，PLL禁止，频率÷2 内部振荡器，PLL禁止，频率÷4
PLLNDIV
PLL时钟电路选择 位
PLLSTATUS PLL的状态
时钟方式寄存器CLKMD各位段的功能见表2-2
表2-2 时钟方式寄存器CLKMD各位域功能
位 15 ~12
11 10~3
2 1
0
名称 PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV
PLLSTATUS
软件编程PLL受时钟方式寄存器CLKMD的控制，CLKMD用来定义 PLL时钟模块的时钟配置，CLKMD属存储器映像寄存器,位于数据 存储区的第0页上，地址为0058H，其格式如下：
15 ~12
11
10~3
2
1
0
PLLMUL PLL乘数
PLLDIV PLL除数
PLLCOUNT PLLON/OFF PLL计数器 PLL通/断
(a) 10MHz
(b) 5MHz
图3-2 CLKOUT波形
软件配置PLL，在对时钟程序进行编译并链接单步运行至“asm(" STM #0F800h,CLKMD ");”用双综示波器观察TMS320VC5402的引脚CLKOUT波 形如图3-3（a）所示，单步运行至asm(" STM #9007h,CLKMD ")观察引 脚CLKOUT波形如图3-3(b)。
为时钟信号CIKIN引脚的0.25倍 asm(“ STM #1007h,CLKMD ”) //设定时钟倍频因子为2，CPU工作频率为时钟
信号CIKIN引脚的2倍 asm(" NOP"); asm(" NOP"); asm(" NOP")
• 从表2-4可以看出，不同的外部引脚状态对应于不同的时钟方 式。
PLLNDIV 0 0 1 1 1 1
PLLDIV
x x 0 0 1 1
PLLMUL
0 ~14 15
0~14 15
0或偶数 奇数
比例系数
0.5 0.25 PLLMUL+1
1 (PLLMUL+1)÷2
PLLMUL÷4
当芯片复位后，时钟方式寄存器CLKMD的值是由3个外部引脚（CLKMD1、 CLKMD2、CLKMD3）的状态设定的，从而确定了芯片的工作时钟。
时钟信号产生模块设计
李志丹
主要内容
• 时钟信号模块简介 • 时钟信号的产生 • 实例验证
1 时钟信号模块简介
• 时钟电路为系统提供一个工作节拍。C5402的外部参考时钟信号 可由有源晶振或无源晶振两种方式提供。
• 当系统中要求多个不同频率的时钟信号时，首选有源晶振；当系 统中使用单一时钟信号时，可选择无源晶振。
• 若采用有源晶振，只需将晶振的输出连接至X2/CLKIN引脚，X1 引脚不接任何器件和电压；
• 若采用无源晶振，则要将晶振的引脚与C5402的X1和X2/CLKIN引 脚连接。
• C5402内部的锁相环(PLL)电路，可使其工作时钟频率为外部参考 时钟的(0.25~15)倍。PLL时钟模式有硬件置和软件配置两种方式。 硬件配置是指系统复位时，通过自动检测5402的CLKMD1、 CLKMD2、CLKMD3个引脚的状态，来决定下作时钟与外部参考 时钟倍数关系的方式。软件配置是指系统复位后，通过软件改变 寄存器CLKMD的内容达到调整工作时钟频率的方式。由于5402 的内部指令周期较高，因此常常通过使用片内的PLL降低片外时 钟频率，来提高系统的稳定性。
2 时钟信号的产生
• 时钟发生器为DSP提供时钟信号,由一个内部振荡器和一个锁相环电 路组成，可通过晶振或外部的时钟驱动。时钟发生器工作时需要的参 考时钟输入可有两种选择方式：
• 由内部晶体振荡器产生。在DSP引脚X1和X2/CLKIN之间接一枚晶体， 使能内部晶体振荡电路。
• 由外部参考时钟源产生。外部时钟直接从X2/CLKIN引脚输入，X1引 脚悬空。 TMS320VC5402DSP内部高稳定性能的锁相环（PLL）电路能够锁定 时钟振荡频率，并有信号提纯和频率放大作用，故可以选择一个频率 比CPUCLK低的高稳定时钟源，降低对频率的要求。 PLL的倍频大小与DSP管脚的硬件连接以及时钟模式寄存器的软件配 置有关，PLL有两种不同类型，一种为硬件配置的PLL电路，另一种 为软件配置的PLL电路。
实例验证结果
• 本实验采用外部参考时钟源产生10MHz时钟信号，从X2/CLKIN引脚输 入10MHz无源晶体，X1引脚悬空。测试TMS320VC5402的引脚CLKIN 波形如图3-1所示，观察CLKIN时钟频率为10MHz。
图3-1 CLKIN波形
用双综示波器观察到TMS320VC5402的3个时钟引脚设置为如步骤2 所示的两种不同电平时引脚CLKOUT波形分别如图3-2（a）、3-2 （b）所示。
• 通常，DSP的程序需要从外部低速EPROM中调入，可以采用 较低工作频率的复位时钟方式，待程序全部调入内部快速 RAM后，再用软件重新设置CLKMD寄存器的值，使DSP芯 片工作在较高的频率上。
• 例如，设外部引脚状态为CLKMD1 ~CLKMD3=111，外部时 钟频率为10MHz，则时钟方式为2分频，复位后DSP芯片的工 作频率为10MHz÷2=5MHz。用软件重新设置CLKMD寄存器， 就可以改变DSP的工作频率，如设定CLKMD=9007H，则 DSP 的工作频率为10×10MHz=100MHz
当芯片复位后，时钟方式寄存器CLKMD的值是由3个外部引脚（CLKMD1、 CLKMD2、CLKMD3）的状态设定的，从而确定了芯片的工作时钟。表2-4 为TMS320VC5402复位时设置的时钟方式。
表2-4 TMS320VC5402复位时设置的时钟方式
引脚状态
CLKMD1
CLKMD 2
0
0
0
0
说明
PLL倍频因子，与PLL DIV及PLL NDIV共同决定实际频率。
PLL分频因子，与PLL MUL及PLL NDIV共同决定实际频率。
PLL计数器，每输入16个CLKIN后减1，用以设定PLL从启动到频率锁定之间的时 间，保证频率转换的可靠性。
PLL通/断控制位, PLL ON/OFF与PLL NDIV共同决定PLL是否工作。当PLL ON/OFF与PLL NDIV均为0时, PLL断开,其余情况PLL工作。
（a）2.5MHz
(b) 20MHz
图3-3 CLKOUT波形
本模块需要注意以下几点：
• 1）本模块测试可单独在TMS320VC54x核心板 上进行；
• 2）通过测试TMS320VC54x的X2/CLKIN引脚 是否为10MHz方波（本实例选用10MHz无源晶 体的时钟）来检测时钟源电路是否为正常状态。 需在时钟源电路正常状态下进行时钟实例验证 测试。
CLKMD3 0 0 0 0 1 1 1 1
时钟方式
选择方案1 外部时钟源，PLL×3 外部时钟源，PLL×2 内部时钟器，PLL×3 外部时钟源，PLL×1.5 外部时钟源，频率除以2 内部时钟器，频率除以2 外部时钟源，PLL×1
停止方式
选择方案2 外部时钟源，PLL×5 外部时钟源，PLL×4 内部时钟器，PLL×5 外部时钟源，PLL×4.5 外部时钟源，频率除以2 内部时钟器，频率除以2 外部时钟源，PLL×1
停止方式
Leabharlann Baidu
从表2-1可以看出，进行硬件配置时，其工作频率是固定的。 若不使用PLL,则对内部或外部时钟分频，CPU的时钟频率等 于内部振荡器频率或外部时钟频率的一半；若使用PLL，CPU 的时钟频率等于内部振荡器频率或外部时钟频率乘于N，即对 内部或外部时钟倍频，其频率为PLL×N。特别说明，在DSP正 常工作时，不能重新改变和配置DSP的时钟方式。但DSP进入 IDLE3省电模式后，其CLKOUT输出电平时，可以重新改变和 配置DSP的时钟方式。
并由一个锁相环PLL和一个内部振荡器组成，可通过晶振或外部的时钟驱 动在此采用外部时钟方式，电路硬件设计如图2-1所示。
图2-1 时钟电路设计
3 实例验证
实例验证步骤
• （1）通过DSP仿真器连接TMS320VC54x核心板和PC机； • （2）硬件配置PLL，即对TMS320VC54x核心板上的SW2拨码开
保留
• （3）用双踪示波器观察以上TMS320VC5402的3个时钟引 脚设置两种不同电平时的引脚CLKOUT波形；
• （4）对时钟程序进行编译并链接，单步运行至“asm(" STM #0F800h,CLKMD ");”用双踪示波器观察 TMS320VC5402的引脚CLKOUT波形；
• （5）单步运行至“asm("STM #9007h,CLKMD ");”用双踪 示波器观察TMS320VC5402的引脚CLKOUT波形。