fifo_read

/********************************************************说明：1、该模块是自定义的fifo读操作控制器2、avalon总线信号，每次操作时仅维持一个时钟周期3、读操作有两个时钟的等待4、状态读的是fifo的usedw，位数可调，默认6bit5、fifo外设的数据位数可调，默认12bit********************************************************/module fifo_read_avalon(clk,reset_n,chipselect,byteenable,address,read,readdata,write,writedata,//fifo接口q,empty,usedw,rdreq,//读缓存fifo数据，rd=‘0’时开始读flag,//rd为0标志wrreq,//ad控制口cs_control,//写通道使能控制cs为低，写通道wr_control,//写启动转换wr=0channel_address);parameter bits_of_q=16;parameter bits_of_usedw=8;input clk;//总线时钟input reset_n;//总线复位input chipselect;//片选input[1:0]address;//地址线input read;//读请求output[31:0]readdata;//读数据input write;//写请求input[31:0]writedata;//写数据input[3:0]byteenable;input[bits_of_q-1:0]q;//读取fifo数据input empty;//fifo空标志input flag;input[bits_of_usedw-1:0]usedw;//fifo使用情况output rdreq;//读fifo请求output wrreq;//fifo写请求//输出输入描述reg[31:0]readdata;reg rdreq;reg wrreq;reg wait_ready;//等待周期标志reg ready;//控制读的时钟标志//fifo寄存器wire[31:0]read_data_reg;//读数据寄存器wire[31:0]read_usedw_reg;//读状态寄存器reg read_data_reg_sel;//读数据寄存器使能reg read_usedw_reg_sel;//读状态寄存器使能//ad寄存器reg[2:0]channel_reg;//ad控制寄存器reg start_reg;reg channel_reg_sel;//控制csreg start_reg_sel;//控制wroutput cs_control;output wr_control;output[2:0]channel_address;reg cs_control;reg wr_control;//对控制寄存器地址进行译码,非阻塞always@(address)beginread_data_reg_sel=1'b0;read_usedw_reg_sel=1'b0;channel_reg_sel=1'b0;start_reg_sel=1'b0;case(address)2'b00:channel_reg_sel=1'b1;//使能读取数据寄存器2'b01:start_reg_sel=1'b1;//使能读取状态寄存器2'b10:read_data_reg_sel=1'b1;//使能读取状态寄存器2'b11:read_usedw_reg_sel=1'b1;//使能读取状态寄存器default:beginread_data_reg_sel=1'b0;read_usedw_reg_sel=1'b0;channel_reg_sel=1'b0;start_reg_sel=1'b0;endendcaseend//写通道寄存器寄存器always@(posedge clk or negedge reset_n)beginif(reset_n==1'b0)channel_reg=0;elsebeginif(write&chipselect&channel_reg_sel)begincs_control=1'b0;//cs至0写通道if(byteenable[0])channel_reg=writedata[2:0];end//else//cs_control=1'b1;endend//输出地址assign channel_address=channel_reg;//写至端口//写开使寄存器寄存器always@(posedge clk or negedge reset_n)beginif(reset_n==1'b0)start_reg=0;elsebeginif(write&chipselect&start_reg_sel)beginwr_control=1'b0;//wr至0，开始转换if(byteenable[0])start_reg=writedata[0];end//else//wr_control=1'b1;endend//读fifo请求always@(flag or clk or reset_n)beginif(!reset_n)wrreq=1'b0;else if(!flag)//wait_ready为0，rdreq信号只持续一个时钟，由wait_ready引起wrreq=1'b1; //empty为0即不为空elsewrreq=1'b0;end//读fifo请求always@(read or chipselect or read_data_reg_sel or empty or flag or wait_ready or ready) beginrdreq=1'b0;if(read&chipselect&read_data_reg_sel)//wait_ready为0，rdreq信号只持续一个时钟，由wait_ready引起rdreq=1'b1;//empty为0即不为空else//& &!flag&!flag//&!wait_readyrdreq=1'b0;//&!empty&!empty&!readyend//控制时钟周期的标志always@(posedge clk or negedge reset_n)if(!reset_n)wait_ready<=1'b0;else if(read&chipselect&!wait_ready&!ready&(read_data_reg_sel|read_usedw_reg_sel)) //fifo收到rdreq的上升沿，即等待周期中wait_ready<=1'b1;else if(wait_ready)//第二个时钟上升沿，readdata将返回q值wait_ready<=1'b0;elsewait_ready<=1'b0;always@(posedge clk or negedge reset_n)if(!reset_n)ready<=1'b0;else if(wait_ready)//fifo收到rdreq的上升沿，即等待周期中ready<=1'b1;elseready<=1'b0;//读取fifo寄存器数值always@(posedge clk or negedge reset_n)if(!reset_n)readdata=32'h88888888;else if(wait_ready)//等待一个时钟后返回结果标志if (wait_ready)if(rdreq=1'b1)case(address)2'b10:readdata=read_data_reg;//返回数据值2'b11:readdata=read_usedw_reg;//返回空状态default:readdata=32'h88888888;endcasewire[32-bits_of_q-1:0]tmp1;wire[32-bits_of_usedw-1:0]tmp2;assign tmp1=0;assign tmp2=0;assign read_data_reg={tmp1,q};//读入fifo输出的数据assign read_usedw_reg={tmp2,usedw};//读fifo状态tmp2都为零了endmodule。