数字电路知识点总结(精华版)

数字电路知识点总结(精华版)
数字电路知识点总结（精华版）
第一章数字逻辑概论
一、进位计数制
1.十进制与二进制数的转换
2.二进制数与十进制数的转换
3.二进制数与十六进制数的转换
二、基本逻辑门电路
第二章逻辑代数
逻辑函数的表示方法有：真值表、函数表达式、卡诺图、逻辑图和波形图等。

一、逻辑代数的基本公式和常用公式
1.常量与变量的关系
A + 0 = A，A × 1 = A
A + 1 = 1，A × 0 = 0
2.与普通代数相运算规律
a。

交换律：A + B = B + A，A × B = B × A
b。

结合律：(A + B) + C = A + (B + C)，(A × B) × C = A ×(B × C)
c。

分配律：A × (B + C) = A × B + A × C，A + B × C = (A + B) × (A + C)
3.逻辑函数的特殊规律
a。

同一律：A + A = A
b。

摩根定律：A + B = A × B，A × B = A + B
c。

关于否定的性质：A = A'
二、逻辑函数的基本规则
代入规则
在任何一个逻辑等式中，如果将等式两边同时出现某一变量 A 的地方，都用一个函数 L 表示，则等式仍然成立，这个
规则称为代入规则。

例如：A × B ⊕ C + A × B ⊕ C，可令 L = B ⊕ C，则上式变成 A × L + A × L = A ⊕ L = A ⊕ B ⊕ C。

三、逻辑函数的化简——公式化简法
公式化简法就是利用逻辑函数的基本公式和常用公式化简逻辑函数，通常，我们将逻辑函数化简为最简的与或表达式。

1.合并项法
利用 A + A' = 1 或 A × A' = 0，将二项合并为一项，合并
时可消去一个变量。

例如：L = ABC + ABC = AB(C + C) = AB。

2.吸收法
利用公式 A + A × B = A，消去多余的积项，根据代入规
则 A × B 可以是任何一个复杂的逻辑式。

例如化简函数 L =
AB + AD + BE，先用摩根定理展开：AB = A + B，再用吸收法：
L = AB + AD + BE
A +
B + AD + BE
A + AD) + (
B + BE)
A(1 + AD) + B(1 + BE)
A + B
3.消去法
利用 A + AB = A + B，消去多余的因子。

例如，化简函数
L = AB + AB + ABE + ABC，L = (AB + ABE) + (AB + ABC) =
A(B + BE) + A(B + BC) = A(B + C)(B + B) + A(B + B)(B + C)。

配项法是一种化简与或表达式的方法，它利用公式
A·B+A·C+BC=A·B+A·C将某一项乘以(A+A)，即乘以1，然
后将其折成几项，再与其他项合并。

例如，将函数
L=AB+BC+BC+AB化简，可以得到
XXX=(AB+ABC)+(BC+ABC)+(ABC+ABC)=A·B(1+C)+B·C(1+ A)+A·C=B·C+AC+AB。

另一种化简与或表达式的方法是卡诺图化简法。

卡诺图是由真值表转换而来的，在变量卡诺图中，变量的取值顺序是按循环码进行排列的。

画出给定逻辑函数的卡诺图后，可以在图中标出给定逻辑函数所包含的全部最小项，并在最小项内填1，剩余小方块填0.然后合并逻辑函数的最小项，选择乘积项，写出最简与或表达式。

选择乘积项的原则是：它们在卡诺图的位
置必须包括函数的所有最小项，选择的乘积项总数应该最少，每个乘积项所包含的因子也应该是最少的。

例如，将函数XXX用卡诺图化简，可以画出给定的卡诺图，选择乘积项为AC+BC+ABC。

因此，最简与或表达式为XXX。

第三章逻辑门电路
门电路是构成各种复杂集成电路的基础。

本章将重点介绍TTL 和 CMOS 两类集成电路的外部特性，包括输出与输入的
逻辑关系和电压传输特性。

1.TTL 与 CMOS 的电压传输特性
开门电平 VON：保证输出为额定低电平时所允许的最小
输入高电平值。

在标准输入逻辑时，VON = 1.8V。

关门电平 VOFF：保证输出额定高电平 90% 的情况下，
允许的最大输入低电平值。

在标准输入逻辑时，VOFF = 0.8V。

输入电压典型值 VIL：为逻辑的输入电压典型值，VIL = 0.3V。

输入电压典型值 VIH：为逻辑 1 的输入电压典型值，VIH = 3.0V。

输出电压典型值 VOH：为逻辑 1 的输出电压典型值，VOH = 3.5V。

输出电压典型值 VOL：为逻辑的输出电压典型值，VOL = 0.3V。

对于 TTL，这些临界值为 VOHmin = 2.4V，VOLmax = 0.4V，VIHmin = 2.0V，ILmax = 0.8V。

低电平噪声容限 VNL = VOFF - VIL，高电平噪声容限VNH = VIH - VON。

例如，74LS00 的 VOH(min) = 2.5V，VOL(max) = 0.4V，VIH(min) = 2.0V，IL(max) = 0.7V。

它的高电平噪声容限 VNH
= VIH - VON = 3 - 1.8 = 1.2V，低电平噪声容限 VNL = VOFF - VIL = 0.8 - 0.3 = 0.5V。

2.TTL 与 CMOS 关于逻辑和逻辑 1 的接法
74HC00 为 CMOS 与非门，采用 +5V 电源供电。

在下面的四种接法下，输入端都属于逻辑 1.
例 2.用卡诺图化简 L = F(ABCD) = BCD + BC + ACD + ABC。

解：1.画出给定 4 变量函数的卡诺图。

2.选择乘积项，设到最简与或表达式 L = BC + ABD + ABC。

例 3.用卡诺图化简逻辑函数L = ∑m(1,3,4,5,7,10,12,14)。

解：1.画出 4 变量卡诺图。

2.选择乘积项，设到最简与或表达式 L = AD + BCD + ACD。

为1时，对应的m
i
为1，否则为0.
2.使用74LS138构成3-8译码器，其逻辑图如右图所示，
A、B、C为地址输入端，Y
Y
7
为输出端，其真值表如下表。

A
B
C
Y
1
0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0
1 0 0 1 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1
1
1
1
3.使用74LS08构成与门，其逻辑图如右图所示，A、B为输入端，Y为输出端，其真值表如下表。

A
B
Y
1
1
1
1
1
4.使用74LS32构成或门，其逻辑图如右图所示，A、B为输入端，Y为输出端，其真值表如下表。

A
B
Y
1
1
1
1
1
1
1
改写：
第4章组合逻辑电路
一、组合逻辑电路的设计方法
实际需要中，设计组合逻辑电路的基本步骤如下：
1.逻辑抽象
①分析设计要求，确定输入、输出信号及其因果关系；
②设定变量，用英文字母表示输入、输出信号；
③状态赋值，用1表示信号的相关状态；
④列出真值表，根据因果关系，将变量的各种取值和相应的函数值用一张表格列举，变量的取值顺序按二进制数递增排列。

2.化简
①输入变量少时，用卡诺图；
②输入变量多时，用公式法。

3.写出逻辑表达式，画出逻辑图
①变换最简与或表达式，得到所需的最简式；
②根据最简式，画出逻辑图。

例如，设计一个8421BCD检码电路，要求当输入量ABCD7时，电路输出为高电平，试用最少的与非门实现该电路。

解：1.逻辑抽象
①分析题意，输入信号为四位8421BCD码的十进制，输出为高、低电平；
②设输入变量为DCBA，输出变量为L；
③状态赋值及列真值表。

由题意，输入变量的状态赋值及真值表如下表所示。

A B C D L
1 1 1 1 1
1 1 1 0 1
1 1 0 1 1
1 1 0 0 1
1 0 1 1 1
1 0 1 0 1
1 0 0 1 1
1 0 0 0 0
0 1 1 1 0
0 1 1 0 0
0 1 0 1 0
0 1 0 0 0
0 0 1 1 0
0 0 1 0 0
0 0 0 1 0
0 0 0 0 0
2.化简
由于变量个数较少，使用卡诺图化简。

3.写出表达式
经过化简，得到XXX。

4.画出逻辑图。

二、用组合逻辑集成电路构成函数
1.74LS00为TTL与非门，采用+5V电源供电，采用以下4种接法都属于逻辑1：
①输入端接地；
②输入端接高于2V电压；
③输入端接同类与非门的输出高电平3.6V；
④输入端接10KΩ电阻到地。

2.使用74LS151构成的逻辑图如下图所示，E为输入使能端，低电平有效；S1、S2为地址输入端；D~D7为数据选择输入端；Y、Y'为互非的输出端，其菜单如下表。

Y=DS2S1+S1D1S2+S2D2S1+S1D3S2+S2D4S1+S1D5S2+S
2D6S1+S1D7S2
其中mi为S2S1S的最小项，Di为数据输入。

当Di为1时，对应的mi为1，否则为0.
3.使用74LS138构成3-8译码器，其逻辑图如下图所示，
A、B、C为地址输入端，Y0~Y7为输出端，其真值表如下表。

A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
4.使用74LS08构成与门，其逻辑图如下图所示，A、B为输入端，Y为输出端，其真值表如下表。

A B Y
0 0 0
0 1 0
1 0 0
1 1 1
5.使用74LS32构成或门，其逻辑图如下图所示，A、B为输入端，Y为输出端，其真值表如下表。

A B Y
0 0 0
0 1 1
1 0 1
1 1 1
当Di=1时，对应的最小项在表达式中出现。

而当Di=0时，对应的最小项则不会出现。

利用这一性质，我们可以将函数变量接入地址选择端，从而实现组合逻辑函数。

为了实现逻辑函数L=ABC+ABC+AB，我们可以使用数据选择器74LS151.首先将已知函数变换成最小项表达式，然后将其转换成74LS151对应的输出形式Yi=∑miDi。

在表达式的第1项ABC中，A为反变量，B和C为原变量，因此
ABC=011，对应的最小项为m3.同理，ABC=101对应的最小项为m5，ABC=111对应的最小项为m7，ABC=110对应的最小项为m6.因此，L=m3D3+m5D5+m6D6+m7D7.我们可以将74LS151中mD3、D5、D6、D7取1，即D3=D5=D6=D7=1.而D、D1、D2、D4取0，即D=D1=D2=D4=0.这样，我们就可以画出实现函数L=ABC+ABC+ABC+ABC的逻辑图。

在第5章中，我们研究了锁存器和触发器。

触发器可以分为基本R-S触发器、同步RS触发器、同步D触发器、主从
R-S触发器、主从JK触发器和边沿触发器（包括上升沿触发器和下降沿触发器）。

表示逻辑功能的常用方法有特性表、卡诺图、特性方程、状态图和时序图。

基本R-S触发器的逻辑符号和特性方程如下：若R=1，
S=0，则Qn+1=Qn+1=S+RQ；若R=0，S=1，则Qn+1=Qn；
若R=1，S=1，则Q不允许出现；若R=0，S=0，则Qn+1=Qn。

同步RS触发器的特性方程为Qn+1=S+RQn（在CP=1期间有效）。

若R=1，S=1，则Q=Q=1处于不稳定状态。

这是同步D
触发器的特性方程，其中D在CP=1期间有效。

主从R-S触发器的特性方程为Qn+1=S+RQn(作用后)，其
中R*S=约束条件。

当R=1，S=0，CP作用后，Qn+1=0；当
R=0，S=1，CP作用后，Qn+1=1；当R=0，S=0，CP作用后，Qn+1=Qn；当R=1，S=1，CP作用后，处于不稳定状态。

主从JK触发器的特性方程为Qn+1=JQn+KQn(CP作用后)。

当J=1，K=0，CP作用后，Qn+1=1；当J=0，K=1，CP作用后，Qn+1=0；当J=1，K=1，CP作用后，Qn+1=Qn(保持)；
当J=1，K=1，CP作用后，Qn+1=Qn(翻转)。

边沿触发器指触发器状态发生翻转在CP产生跳变时刻发生，分为上升沿触发和下降沿触发。

其中，上升沿D触发器
的特性方程为Qn+1=D(CP上升沿到来时有效)，下降沿D触
发器的特性方程为Qn+1=D(CP下降沿到来时有效)。

上升沿
JK触发器的特性方程为Qn+1=JQn+KQn(CP上升沿到来时有效)，下降沿JK触发器的特性方程与之类似。

上升沿T触发器的特性方程为Qn+1=T⊕Qn(CP上升沿到来时有效)，下降沿T 触发器的特性方程与之类似。

例如，对于图A所示的电路，已知A端的波形如图B所示，设触发器初始状态为0.由于所用触发器为下降沿触发的D 触发器，其特性方程为Qn+1=CP⊕Qn。

在时刻1之前，Qn=1，Qn=0，A=0，B=CP=0⊕0=0.在时刻1到来时，Qn=0，A=1，
B=CP=1⊕0=1，Qn不变。

在时刻2到来时，A=0，Qn=1，
B=CP=0⊕1=1.当CP由1变为0时，Qn+1=Qn=1.
时刻t1之前，CP=0，A=0，Z=0，Q=0，Q1=0，FF=0，
FF1=0
时刻t1到来时，CP=1，A=1，Z=0，Q=0，Q1=0，FF=0，FF1=0
根据T触发器的特性，当T=0时，Q保持不变，当T=1时，Q取反
时刻t2到来时，CP=0，A=0，Z=1，Q=1，Q1=0，FF=0，FF1=0
时刻t3到来时，CP=1，A=1，Z=1，Q=1，Q1=0，FF=0，FF1=0
根据时序电路的逻辑式，Z=Q&Q1，FF=Z&FF1，
FF1=Q1&FF
时刻t4到来时，CP=0，A=0，Z=0，Q=1，Q1=1，FF=1，FF1=0
时刻t5到来时，CP=1，A=1，Z=0，Q=1，Q1=1，FF=1，FF1=1
根据T触发器的特性，当T=0时，Q1保持不变，当T=1时，Q1取反
根据电路的次态方程，Qn+1=Q&Q1，
Q1n+1=Qn&FF+Q1&FF1
根据特性表和驱动表画出状态转换图，特性描述为：该电路为一个2位计数器，初始状态为00，当CP上升沿到来时，
计数器加1，当计数器达到11时，复位为00.
2.确定存储电路的即时输入和时序电路的即时输出。

存储电路的即时输入为：对于FF：To=A，对于FF1：
To=AQn。

时序电路的即时输出为：I=AQ1nQn。

3.确定电路的状态方程。

对于FF：Qn+1=A⊕Qn。

对于FF1：Q1n+1=(AQn)⊕Q1n。

4.列出状态表和真值表。

由于电路有2个触发器，故可能出现状态分别为00、01、10、11.设S=QnQn=00，S1=QnQn=01，S2=Q1nQn=10，
S3=Q1nQn=11.
n | Q1n | Qn | Q1n+1 | Qn+1 | A=0 | A=1 |
0 | 0.| 0 | 0.| 0.| 0.| 0.|
0 | 0.| 0 | 0.| 1.| 0.| 1.|
0 | 0.| 0 | 1.| 0.| 1.| 0.|
0 | 0.| 0 | 1.| 1.| 1.| 1.|
1 | 0.| 1 | 0.| 1.| 0.| 0.| 1 | 0.| 1 | 1.| 0.| 0.| 1.| 1 | 0.| 1 | 1.| 1.| 1.| 0.| 1 | 1.| 0 | 1.| 0.| 1.| 1.|
5.电路状态图为：
Q1Q
AZ
S1 -。

1 -。

S3
v。

v
S2 -。

1 -。

S4
v。

v
S -。

0 -。

S1
6.电路的特性描述
由状态图，该电路是一个可控模4加法计数器。

当A=1时，在CP上升沿到来后，电路状态值加1.一旦计数到11状态，Y=1，电路状态在下一个CP上升沿加到00，输出信号Y 下降沿可用于触发器进位操作。

当A=0时停止计数。

例：试分析下图示电路的逻辑功能
CP
DQDQDQ
QQQ
Rd
FFFF1FF2
解：
1.确定电路的组成部分
该电路由3个上升沿触发的D触发器组成。

2.确定电路的状态方程
对于FF：Qn+1=D=Q2n（CP上升沿到来有效）。

对于FF1：Q1n+1=D1=Qn（CP上升沿到来有效）。

对于FF2：Q2n+1=D2=Q1n（CP上升沿到来有效）。

3.列出状态转换真值表
2Qn | Q1n | Qn | Q2n+1 | Q1n+1 | Qn+1 |
0.| 0.| 0 | 0.| 0.| 0.|
0.| 0.| 1 | 0.| 0.| 1.|
0.| 1.| 0 | 0.| 1.| 0.|
0.| 1.| 1 | 0.| 1.| 1.|
1.| 0.| 0 | 1.| 0.| 0.|
1.| 0.| 1 | 1.| 0.| 1.|
1.| 1.| 0 | 1.| 1.| 0.|
1.| 1.| 1 | 1.| 1.| 1.|
4.由状态表转换真值表画出如下图示状态图：
S。

S1.S3.S7.S6.S4这6个状态，形成了主循环电路，S2、S5为无效循环。

S4S6S7S5
SS1S3S2
有效循环无效循环
5.逻辑功能分析。

由状态图可知，该电路为六进制计数器，正常工作时每经过6个时钟脉冲，电路的状态循环一次。

然而，电路中有2个无效状态构成无效循环，它们不能自动回到主循环，因此电路没有自启动能力。

同步时序电路的设计一般按照以下步骤进行：1）根据设
计要求画出状态逻辑图；2）进行状态化简；3）进行状态分配；4）选定触发器的类型，求输出方程、状态方程和驱动方程；5）根据方程式画出逻辑图；6）检查电路是否能够自启动，如果
不能，则应采取措施加以解决。

以用JK触发器设计同步时序电路为例，根据状态表可得知有效循环数N=4，因此需要两个JK触发器。

将状态表列为真值表，求得状态方程及输出方程。

将Q1和Q2的卡诺图画出，得到Y的卡诺图。

将Q1和Q2的卡诺图进一步化简，得到Q1和Q2的卡诺图。

将Q1和Q2的卡诺图写成JK触发器的标准形式，得到Q1和Q2的逻辑图。

555定时器内部包含分压器、电压比较器、RS锁存器（触发器）和控制电压VCO。

其工作原理是通过控制电压和阈值输入来控制输出脉冲的频率和占空比。

555定时器由三部分组成：集电极开路的三极管T、反相比较器C1、同相比较器C2.在使用定时器时，需要将三极管集电极（第7脚）接上拉电阻提供放电通路。

比较器的基准电压由电源电压VCC及内部电阻分压比决定。

控制端VCO（第5脚）悬空时，VR1=VCC，VR2=VCC；如果第5脚外接控制电压，则VR1=VCO，VR2=VCO。

复位控制电压为Rd端（第4脚），当Rd端加上低电平时，输出端（第3脚）立即被置成低电平，不受其它输入状态的影响，因此正常工作时必须使Rd端接高电平。

由图22a)可知，G1和G2组成的RS触发器具有复位控制功能，可控制三极管T的导通和截止。

当Vi1>VR1（即
Vi1>VCC）时，比较器C1输出VR=1；当Vi2>VR2（即
Vi2>VCC）时，比较器C2输出VS=1.此时RS触发器Q=1，G3输出为高电平，三极管T导通，输出为低电平（Vo=0）。

当Vi1<VR1（即Vi1<VCC），Vi2<VCC时，比较器C1输出高电平，VR=1，比较器C2输出低电平，VS=0.此时基本RS 触发器Q=0，G3输出为低电平，三极管T截止，同时G4输出为高电平。

555定时器的功能表如表2所示。

在图22b）中，555定时器是8引脚芯卡，放电三极管为外接电路提供放电通路。

Q=1，Q=1，T截止，G输出为高电平。

这样，就得到了表2所示555功能表。

2.应用
1）用555构成单稳态触发器
单稳态触发器的连接图如图23所示。

将第2脚（Vi2）作为触发器信号的输入端，第8脚外接电阻R，第7脚与第1脚
之间再接一个电容C，就构成了单稳态触发器。

其工作原理如下：电源接通瞬间，电路有一个稳定的过程，即电源通过R
向C充电，当VC上升到VCC时，VO为低电平，放电三极
管和T导通，电容C放电，电路进入稳定状态。

若触发输入
端施加触发信号（Vi<VCC），触发器翻转，电路进入暂稳态，VO输出为高电平，且放电三极管T截止，此后电容C充电至VC=VCC时，电路又发生翻转，VO为低电平，放电三极管导通，电容C放电，电路恢复至稳定状态。

2）用555构成施密特触发器
将555定时器的Vi1和Vi2两个输入端连在一起作为信号
输入端，即可得到施密特触发器，如图25所示。

施密特触发
器能方便地将三角波、正弦波变成方波。

由于555内部比较器
C1和C2的参考电压不同，因而基本RS触发器的置信号和置
1信号必然发生在输入信号的不同电平，因此，输出电压VO
由高电平变为低电平和由低电平变为高电平所对应的Vi值也
不同，这样，就形成了施密特触发器。

为提高比较器参考电压VR1和VR2的稳定性，通常在VCO端接有0.01μF左右的滤
波电容。

根据555定时器的结构和功能可知：当输入电压Vi=0时，VO=1，当Vi由逐渐升高到VCC时，VO由1变为0；当输入
电压Vi从高于VCC开始下降直到VCC，VO由0变为1.由此
得到555构成的施密特触发器的正向阀值电压VT+ = VCC/3.
负向阀值电压VT-等于VCC，回差电压ΔVT=VT+-VT-等于VCC/3.如果参考电压由外接的电压VCO供给，则
VT+=VCO，VT-=VCO/2，ΔVT=VCO。

可以通过改变VCO值来调节回差电压的大小。

用555构成多谐振荡器。

由555构成的多谐振荡器及其工作波形如图27所示。

接通电源后，电容C被充电，VC上升，当VC上升到VCC时，触发器被复位，同时放电三极管T导通，此时VO为低电平，电容C通过R2和T放电，使VC下降。

当VC下降到VCC时，触发器又被置位，VO翻转为高电平，电C放电所需的时间为tpL=R2Cln2=0.7RC。

当C放电结
束时，T截止，VCC通过R1、R2向电C充电，VC由VCC
上升到VCC所需的时间为tpH=(R1+R2)Cln2=0.7(R1+R2)C。

当VC上升到VCC时，触发器又发生翻转，如此周而复始，在输出端就得到一个周期性的方波，其频率为
f=1.43/(tpL+tpH)(R1+R2)C。

在图16所示电路中，tpL不等于tpH，而且占空比固定不变，若将图16改成17所示电路，电路利用D1、D2单向导电性将电C放电回路分开，再加上电位器调节，使构成了占空比可调的多谐振荡器。

图中，VCC 通过RA、D1向电容C充电，充电时间为tpH=0.7RAC，电容C通过D2、RB及555中的放电三极管T放电，放电时间为tpL=0.7RBC，因而振荡频率为f=1.43/(tpL+tpH)(RA+RB)C，占空比为q(%)=RA/(RA+RB)。