微机原理第三章-微机系统+总线时序
8086总线时序
8086总线时序
1.1 总线周期的概念
微处理器在运行过程中是在时钟脉冲的控制下执行每一个操作的。每个时钟脉冲的持续时间称为一 个时钟周期，其频率称为主频（时钟频率）。时钟周期是CPU的基本时间单位。时钟周期越短，CPU执行 的速度就越快。例如，8086 CPU的主频为5 MHz，则其时钟周期为200 ns（纳秒）。
时钟周期与时钟频率互为倒数，即时钟周期（s）＝1/时钟频率（Hz）。 此外，1 MHz＝103 kHz＝106 Hz，故5 MHz＝5×106 Hz；1 s＝103 ms＝106 µs ＝109 ns。因此，若主频为5 MHz，则时钟周期＝1/(5×106 Hz)＝0.2×10-6 s＝ 0.2 µs＝200 ns。
8086最小模式下的总线读时序
8086总线时序
在T1状态，输出高电平。在T2状 态变为低电平，利用地址锁存器的下 降沿将20位地址信息和 BHE 信号锁存。
在T2～T4状态输出低电平，表示 从存储器或I/O端口读出数据。
整个周期内输出低电平，表示是 总线读周期，CPU是接收数据。
在T2～T3状态输出低电平，表示 允许数据传送。
复位时CPU内部各寄存器的初始状态
8086总线时序
在复位状态时，状态标志寄存器被清0，所以系统对来自INTR的请求是屏蔽的。因此，系统初始化时应使 用STI指令执行中断。CPU内部是用时钟脉冲来同步外部的RESET信号的，所以内部的RESET信号是在外部 RESET信号有效后的时钟的上升沿有效的。RESET信号变为高电平后的一个时钟周期，三态门就被置成高阻状 态，并且一直维持高阻状态，直到CPU脱离复位状态。在进入高阻状态的前半个时钟周期，三态门不起作用， 直到CLK遇到一个上升沿进入高阻状态。
微机原理8088的总线与时序
微机原理8088的总线与时序8088是Intel公司于1979年推出的一款16位微处理器。
它主要用于个人计算机IBM PC和互补金属氧化物半导体技术（CMOS）中。
8088的总线结构包括内部总线和外部总线。
内部总线通过内部连接的数据通路在不同的功能部件之间传输数据和控制信号。
外部总线则用于连接8088与外部设备，如内存、输入输出（I/O）设备等。
8088的总线宽度为16位，分为数据总线、地址总线和控制信号总线。
数据总线用于传输数据，宽度为16位，可以同时传输一个字节（8位）或一个字（16位）。
地址总线用于寻址，其宽度为20位，可以寻址1MB空间。
控制信号总线至少包括读（RD）、写（WR）、片选（CS）、内存读（MREQ）、I/O读（IOR）和时钟这些基本信号。
8088的时序包括外设周期、读周期、写周期和I/O周期。
外设周期用于与外部设备进行通信，包括读写外设内容和控制外设。
读周期用于从内存或外设读取数据到寄存器或内部缓冲器中。
写周期用于将内部寄存器或内部缓冲器中的数据写入到内存或外设中。
I/O周期用于从外部设备读取或写入数据。
在时序方面，8088采用了同步时序设计。
时钟信号周期（CLK周期）用于同步各个部件的工作。
时钟信号由外部提供，频率为4.77MHz，即每个时钟周期为210ns。
在一个时钟周期内可以完成一个机器周期的工作。
8088的机器周期分为5个时钟周期，即一个机器周期需要5个时钟周期完成。
根据不同的操作，一个机器周期又可以分为多个时钟周期。
不同的操作需要不同的时钟周期数来完成，包括指令周期、内存周期、I/O周期等。
具体的时序可以通过查阅8088的数据手册得到。
总的来说，8088的总线结构和时序是保证处理器与外部设备通信的关键。
通过总线结构的设计和时序的安排，8088能够快速、准确地与外部设备交互，实现数据、控制信号和地址的传输和处理。
同时，时序的设计也要考虑到时钟频率、数据传输速度等因素，以确保系统的稳定性和可靠性。
微机原理4章总线周期和时序
读写使能信号 E
读写选择信号R/W 芯片选择信号 CS 数据、指令选择信号 D/I
数据 DB7~DB0
注：D/I=1 为数据操作；D/I=0 为写指令或读状态
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4.2 处理器总线
4.2.1 8086微处理器的工作模式
最小模式：系统中只有一片8086,其存储 容量不大,所要连的I/O端口也不多,总线控 制逻辑电路被减到最小。 最大模式：构成的系统较大,可能包含不 只一片微处理器,或要求有较强的驱动能力 ,带有一个总线控制器8288。
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4.3.1 8086的读周期时序
CLK
T1 T2
M / IO A19~A16/S6~S3
A15~A0
BHE/S7 ALE
RD
高M A19~A16 地址输出
DT/R DEN
T3
T4
低IO S6~S3
DATA IN
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5.若到时数据出不来,可用一个产生READY 信号的电路,使在T3和T4之间产生一个或几 个Tw来解决时序配合
第4章 处理器总线时序和系统总线
4.1 概述 4.2 处理器总线 4.3 8086典型时序分析 4.4 其它总线简介
1
4.1 概述
4.1.1 指令周期、总线周期和T状态
指令周期—执行一条指令所需的时间。 不同指令的指令周期是不同的。
微机原理考点和重点
第三章处理器总线时序与系统总线3.22填空题：（1）8086／8088 CPU执行指令中所需操作数地址由（寻址方式和地址寄存器）计算出（16 ）位偏移量部分送（IP ），由（段地址加上偏移量部分）最后形成一个（20 ）位的内存单元物理地址。
（2）8086／8088 CPU在总线周期的T1 ，用来输出（20）位地址信息的最高（ 4 ）位，而在其它时钟周期，则用来输出（状态）信息。
（3）8086／8088 CPU复位后，从（FFFF0H ）单元开始读取指令字节，在其中设置一条（无条件转移）指令，使CPU对系统进行初始化。
（4）8086系统的存储体系结构中，1M字节存储体分（两）个存储体，每个存储体的容量都是（512K ）字节，其中和数据总线D15～D8相连的存储体全部由（奇地址）单元组成，称为高位字节存储体，并用（高电平）作为此存储体的选通信号。
（5）用段基值及偏移地址来指明一内存单元地址称为（物理地址）。
第四章指令系统4.12 8086状态标志寄存器中，作为控制用的标志位有（ 3 ）个，其中，不可用指令操作的是（DF、IF、TF）4.25利用字串操作指令,将1000H~10FFH单元全部清零。
CLDMOV DI,1000HMOV CX,100HMOV AL,0REP STOSB4.27 编程计算((X+Y)*10)+Z)/X，X、Y、Z都是16位无符号数，结果存在RESULT开始的单元.。
MOV AX,XADD AX,YMOV BX,0AHMUL BXADD AX,ZADC DX,0HMOV BX,XDIV BXMOV RESUL T,AXMOV RESUL T+2,DXHL T第五章汇编语言程序设计主要内容：汇编语言程序设计。
主要介绍汇编语言程序的设计方法与编程原理，重点掌握算术运算程序、字符串处理程序、码制转换程序、子程序设计程序、常用DOS和BIOS功能调用程序、汇编语言常用伪指令。
4）MOV AX,DSEGA DDRMOV DS, AXMOV ES,AXMOV SI, OFFSET B1ADDRMOV DI,OFFSET B2ADDRMOV CX,NCLDREP MOVSBHLT本程序实现了什么功能？【答】将B1ADDR中N个字节数据传送到B2A DDR开始的15个存储单元。
2-3 8086系统总线时序
如果在一个总线周期后不立即执行下一个总线周期 即总线上无数据传输操作 系统总线处于空闲状态，则执行空闲周期T 系统总线处于空闲状态，则执行空闲周期 i 空闲周期 Ti也以时钟周期 为单位 也以时钟周期T为单位 两个总线周期之间插入几个Ti与 两个总线周期之间插入几个 与8086CPU执行的指令有关 执行的指令有关 如8086执行一条乘法指令时，需要 执行一条乘法指令时， 执行一条乘法指令时 需要124个T周期 个 周期 而其间使用总线的时间极少，大部分时间用于 而其间使用总线的时间极少，大部分时间用于CPU内部运算 内部运算 故指令周期中插入的T 多达100多个 故指令周期中插入的 i多达 多个
一个总线周期完成一次数据传送，至少包含两个过程： 一个总线周期完成一次数据传送，至少包含两个过程： （1）传送地址 ） （2）传送数据 ） CPU在T1周期将要访问的存储器或 端口的地址送上总线 将要访问的存储器或I/O端口的 在 周期将要访问的存储器或 端口的地址送上总线 周期通过总线 通过总线传送数据 在T2～T4周期通过总线传送数据 即数据传送必须在T 即数据传送必须在 2～T4这3个周期内完成 个周期内完成 否则在T 过后CPU将开始下一个总线周期。 将开始下一个总线周期。 否则在 4过后 将开始下一个总线周期 如果存储器或外设由于本身速度或其他原因，无法在3个 周期中 如果存储器或外设由于本身速度或其他原因，无法在 个T周期中 完成与CPU的数据交换，则 的数据交换， 完成与 的数据交换 发出请求延长总线周期的低电平信号到CPU的READY引脚 的 发出请求延长总线周期的低电平信号到 引脚 CPU检测到 检测到READY为低时，就在 3与T4之间插入等待周期 TW 为低时， 之间插入等待周期 检测到 为低时 就在T 插入T 插入 W的个数与外设请求信号的持续时间长短有关 通过插入T 周期，以降低系统的速度为代价，实现了高速CPU 通过插入 W周期，以降低系统的速度为代价，实现了高速 与低速的存储器或外设同步工作。 与低速的存储器或外设同步工作。
微机原理与接口第3章2—8086微处理器总线周期及引脚资料
3.2.3 8086微处理器的总线时序 1. 总线时序
⑴ 指令周期
每条指令的执行由取指令、译码和执行 等操作组成，执行一条指令所需要的时间 称为指令周期(Instruction Cycle)，不同 指令的指令周期是不等长的，一个指令周 期由一个或若干个总线周期组成。
1
第3章 80x86微处理器
– 4个时钟周期编号为T1、T2、T3和T4 – 总线周期中的时钟周期也被称作“T状态” – 时钟周期的时间长度就是时钟频率的倒数
• 当需要延长总线周期时插入等待状态Tw • CPU进行内部操作，没有对外操作时，其引脚就处
于空闲状态Ti
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第3章 80x86微处理器
第3章：3.2 8088的总线时序（续3）
(c)
3
第3章 80x86微处理器
⑴ 总线读操作时序
当8086 CPU 进行存储器或I/O端口读操作 时，总线进入读周期。基本的读周期由4个时 钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间 从总线上接收数据。当所选中的存储器和外设 的存取速度较慢时，则在T3和T4之间将插入1个 或几个等待周期TW。图3.3是8086最小方式下的 总线读操作时序图。下面对图中表示的读操作 时序进行说明。
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计算机 的主频决定。如8086的主频为5MHz，1个时钟周 期就是200ns。
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微机原理第三章：8086微处理器结构
4．8086 和8088 二者的指令系统完全兼容
（1）有24 种寻址方式，具有乘、除法指令等。 （2）取指令和执行指令的操作并行运行，运行速度大大提高。
（3）具有最小模式和最大模式，应用领域宽广，适应性强。
（4）可方便地和数据处理器8087、I/O 处理器8089 或其它处理器 组成多处理机系统，提高数据处理能力和输人输出能力。
代码段寄存器 CS 标 志 寄 存 器
数据段寄存器 DS
堆栈段寄存器 SS
附加段寄存器 ES
由于8086/8088 CPU 可直接寻址的存储器空间是1M字节，直接寻址需要 20位地址码，而所有的内部寄存器都是16位的，用这些寄存器只能寻址 64K字节，为此需要采取分段技术来解决这个问题。
表3.1
通用寄存器的隐含使用
程序调试过程中。
3.1.2 8086/8088 的寄存器结构
四、指令指针寄存器 IP ★ 16 位的指令指针寄存器 IP 用来存放将要执行的下一条 指令在代码段中的偏移地址。 ★ 在程序运行过程中，BIU 可修改 IP 中的内容，使它始终 指向将要执行的下一条指令。 ★ 程序不能直接访问 IP，但可通过某些指令修改 IP 内容。 ★ 如遇到转移类指令，则将转移目标地址送人IP中，以实 现程序的转移。
★ 规则字的读／写操作可以一次完成。由于两个存储体上的地址
线 A19～A1 是连在一起的，只要使 A0＝０，BHE＝０，就可 以实现一次在两个存储体中对一个字的读／写操作。 ★ 读写的是从奇地址开始的字（高字节在偶体中，低字节在奇体 中），这种字的存放规则称为“非规则字”或“非对准字”。 ★ 非规则字的读／写，需要两次访问存储器才能完成。 第一次访问存储器读／写奇地址中的字节；
三、标志寄存器 FR
李伯成《微型计算机原理及应用》课后习题答案
李伯成《微机原理》习题第一章本章作业参考书目：①薛钧义主编《微型计算机原理与应用——Intel 80X86系列》机械工业出版社2002年2月第一版②陆一倩编《微型计算机原理及其应用（十六位微型机）》哈尔滨工业大学出版社1994年8月第四版③王永山等编《微型计算机原理与应用》西安电子科技大学出版社2000年9月1.1将下列二进制数转换成十进制数：X=10010110B=1*27+0*26+0*25+1*24+0*23+1*22+1*21 +0*21=128D+0D+0D+16D+0D+0D+4D+2D=150DX=101101100B=1*28+0*27+1*26+1*25+0*24+1*23+1*22+0*21+0*20=256D+0D+64D+32D+0D+16D+4D+0D=364DX=1101101B=1*26+1*25+0*24+1*23+1*22+0*21 +1*20=64D+32D+0D+8D+4D+0D+1D=109D1.2 将下列二进制小数转换成十进制数：（1）X=0.00111B=0*2-1+0*2-2+1*2-3+1*2-4+1*2-5=0D+0D+0.125D+0.0625D+0.03125D=0.21875D(2) X=0.11011B=1*2-1+1*2-2+0*2-3+1*2-4+1*2-5=0.5D+0.25D+0D+0.0625D+0.03125D=0.84375D(3) X=0.101101B=1*2-1+0*2-2+1*2-3+1*2-4+0*2-5+1*2-6=0.5D+0D+0.125D+0.0625D+0D+0.015625D=0.703125D1.3 将下列十进制整数转换成二进制数：（1）X=254D=11111110B（2）X=1039D=10000001111B（3）X=141D=10001101B1.4 将下列十进制小数转换成二进制数：（1）X=0.75D=0.11B(2) X=0.102 D=0.0001101B(3) X=0.6667D=0.101010101B1.5 将下列十进制数转换成二进制数(1) 100.25D= 0110 0100.01H(2) 680.75D= 0010 1010 1000.11B1.6 将下列二进制数转换成十进制数(1) X=1001101.1011B =77.6875D(2) X=111010.00101B= 58.15625D1.7 将下列二进制数转换成八进制数（1）X=101011101B=101’011’101B=535Q(2) X=1101111010010B=1’101’111’010’010B=15722Q(3) X=110B=6Q1.8 将下列八进制数转换成二进制数：（1）X=760Q=111'110'000B（2）X=32415Q=11'010'100'001'101B1.9 将下列二进制数转换成十六进制数：X=101 0101 1110 1101B= 5 5 E D HX= 1100110101'1001B= 11 0011 0101 1001B= 3 3 5 9HX= 1000110001B= 10 0011 0001 B= 2 3 1 H1.10 将下列十六进制数转换成二进制数：X= ABCH= 1010 1011 1100 BX=3A6F.FFH = 0011 1010 0110 1111.1111 1111BX= F1C3.4B =1111 0001 1100 0011 . 0100 1011B1.11 将下列二进制数转换成BCD码：(1) X= 1011011.101B= 1'011'011.101B= 91.625d=1001 0001.0110BCD(2) X=1010110.001B= 1’010’110.001 =126.1 BCD1.12 将下列十进制数转换成BCD码：（1）X=1024D=0001 0000 0010 0100 BCD（2）X=632 = 0110 0011 0010 BCD（3）X= 103 = 0001 0000 0011 BCD1.13 写出下列字符的ASCI I码：A 41H 65D 0100 0001B9 39H 47D* 2AH 42D= 3DH 45D！21H 33D1.14 若加上偶校验码，下列字符的ASCII码是什么？字符原码加上偶校验码之后B 42H，0100 0010B 42H，0100 0010B4 34H，0011 0100B B4H，1011 0100B7 37H，0011 0111B B7H，1011 0111B= 3DH，0011 1101B BDH，1011 1101B！21H，0010 0001B 21H，0010 0001B？3FH 0011 1111B 3FH，0011 1111B1.15 加上奇校验，上面的结果如何？字符原码加上奇校验码之后B 42H，0100 0010B C2H，1100 0010B4 34H，0011 0100B 34H，0011 0100B7 37H，0011 0111B 37H，0011 0111B= 3DH，0011 1101B 3DH，0011 1101B！21H，0010 0001B A1H，1010 0001B？3FH 0011 1111B BFH，1011 1111B1.16 计算下式：（1）[‘B’/2+ABH-11011001B]*0.0101BCD=(42H/2+ABH-D9H)*0.21 BCD = = F3H*0.21 BCD =(-DH) *0.21 BCD= -2.73D(2) 3CH –[(84D)/(16Q)+’8’/8D]= 60D-[84D/14D+(56/8)]=60D-[13]D==47D1.17 对下列十进制数，用八位二进制数写出其原码、反码和补码：(正数的反码与原码相同，负数的反码除符号位之外其余各位按位取反。
微机原理及应用(郑学坚)3
第五章 控制及接口芯片原理与应用
本章主要介绍微机中各种常用的接口芯片 的工作原理及使用方法，其中包括： 8255A：可编程并行接口 8253：计数器/定时器 8251：可编程串行接口 8259A：中断控制器 8237A：DMA控制器 为了掌握接口芯片的应用，必须首先了解 其内部结构，工作方式和命令格式，然后通 过编程实现相应的控制和传送应用。
CHR_IN
；读状态 ；判断数据准备好 ；没有准备好，继续判断 ；准备好，输入数据
；输入下一个数据
二、中断控制方式 1、中断传送方式的工作原理
中断控制方式：当CPU与外设要进行数据传送时，由外 设向CPU发出中断请求，使CPU暂停当前程序，而 去执行输入、输出的处理，完成一次数据传送，然后 CPU返回原程序继续执行。 在中断传送方式下，外设的工作状态是通过中断 请求体现的(外设就绪后就向CPU发中断请求) 中断控制方式的数据传送过程：输入设备准备好数据 (准备好)或输出设备可以接收数据(空闲)时，外设(通 过接口)向CPU发出中断请求，CPU响应后，暂停当 前程序，进行一次I/O处理(通过中断处理程序实现： 将外设送入接口的数据读入CPU或将CPU数据送到 接口)，然后返回原程序继续原来工作。
工作方式控制字格式：(P203图8-7)
1
方式控制字 标志 D6 D5 D4 D3 D2 D1 D0 PC3~PC0： I/O选择 端口B： I/O选择 B口方式选择 PC7~PC4： I/O选择
A口方式选择 端口A： I/O选择
在I / O 选择中：0表示IN，1表示OUT
A口方式选择：从0~2(有三种工作方式可供选择) B口方式选择：0表示方式0,1表示方式1(两种选择)
传送时不必查询外设状态，直接进行I/O传送。 只适用于简单的外设。 无条件传送保证数据传送正确的先决条件： 每次输入、输出时，必须保证外设处于就绪状态， 否则就会出错。 无条件传送方式的接口比较简单，通常只包含数据处理 部分(见P197图8-1)。
微处理器总线结构和时序(以8086为例) (1)资料
–
用以控制微处理器各部件协调工作。各自独立，有发出，也有 接收。
地址/数据复用总线：
–
地址总线和数据总线复用，分时传送地址信息和数据信息（由 同步信号区分），这样可以节省CPU引脚，但外部电路复杂。
8086的系统总线结构
8086芯片
8086的系统总线结构
8086的系统总线结构
8086通过引脚与总线逻辑电路芯片相连接构成系统总线。
8086的系统总线结构
8086通过引脚与总线逻辑电路芯片相连接构成系统总线。
• 地址总线（AB-Address Bus)：
–
•
用来指定寻址的存储器单元或I/O口。单向，成组使用。
数据总线（DB-Data Bus):
–
•
用来传递信息的通讯线。双向，成组使用，微处理器的位一般 是指数据线的宽度。
选择， DEN 为选通信号。
（3）控制信号M / IO 和RD , WR 完成信息传递控制。
8086的系统总线结构
2.3.4 系统总线——最小模式
（4）中断控制信号
INTR, INTA, NMI
（5）总线控制信号 HOLD,HLDA （6）HLDA控制8282的OE，当CPU总线响应时让出总线。
通常，控制信号应有以下几种类型。 （1）写存储器命令： （2）读存储器命令： （3）输入/输出写命令： （4）输入/输出读命令： （5）传送响应： （6）总线请求： （7）总线允许： （8）中断请求： （9）中断响应： （10）时钟和复位：。
为完成一个总线操作周期，一般要分成4个阶段：
由需要使用总线的主控设备向总线仲裁机构提出使用总线的请求，经 总线仲裁机构仲裁确定，把下一个传送周期的总线使用权分配给哪一 个请求源。
微机原理与接口技术5微处理器总线时序和系统总线
①微处理器性能指标1）字长：处理器一次性加工运算二进制数的最大位数。
2）主频：CPU 的时钟频率，CPU 运算时的工作频率。
3）内存总线速度和扩展总线：前者一般等同于CPU 的外频；后者安装在微机系统上的局部总线。
4）地址总线宽度：决定了CPU 可以访问存储器的物理地址空间5）数据总线宽度：决定了CPU 与二级高速缓存、内存以及输入/输出设备之间一次数据传输的信息量。
6）协处理器：负责浮点运算。
②总线周期的概念1）时钟周期(S 主频1）：计算机最基本的时间单元。
一个低电平一个高电平的组合 2）总线周期：CPU 对存储器/外设读写一次所需时间，最基本的总线周期包括4个时钟周期（T1，T2，T3，T4)T1：发地址信号。
T2：准备传送数据。
T3：开始读写数据。
Tw ：等待周期。
等待比较慢的设备。
T4：完成数据读写操作，结束周期。
Ti ：总线周期的空闲状态。
3）指令周期：执行一条指令所需的全部时间。
③CPU 的工作模式1：最:小模式：总线控制信号都是直接由一个CPU 产生。
2：最大模式：包括2个以上CPU ，其中一个为主处理器，其他的为协处理器。
3：实现：8086第33引脚（MN/MX )接地为最大模式，接+5V 为最小模式。
④CPU 的引脚信号1：总线复用技术：分时复用：不同时间周期同时可以使用的引脚。
带有斜杠 / 的。
模式复用：不同工作模式下引脚信号的复用。
带有括号（ ） 的。
2：8086引脚信号：最大模式与最小模式共用的引脚1：GND 、V CC （引脚1、20、40）电源、地引脚2：AD 0~AD 15（2-16、39）地址/数据复用引脚，双向工作。
3：A 16/S 3~A 19/S 6(35~38)地址/状态复用引脚，输出S 6:恒为0，表示8086与总线相连。
S 5：中断允许标志的当前设置（IF ），IF=1表示允许可屏蔽中断请求。
S4S3:表示当前使用哪个寄存器。
4：BHE/S7(bus high enable 34）：总线高允许/状态S7信号，输出T1时，输出BHE表示高8位数据线有效。
微机原理与接口技术-处理器总线时序和系统总线
空
第五章 处理器总 线时序和系统总线
图5-10 复位时序
第五章 处理器总 线时序和系统总线
（6）CPU进入和退出保持状态的时序
系统中的总线备请总线时CPU输请信 HOLD，HOLD信可时异步，一时 的同步HOLD信CPU同步的HOLD信， 总线周期的T4，或一总线周期的T1的输出 保持响应信HLDA，一时CPU 出总线外的DMA传结束，使HOLD信低， HOLD信CLK异步的，一时的同 步，的使HLDA信为，时序 5-11
0
1
0
1
1
1
1
性能
0
中断响应
1
读I/O端口
0
写I/O端口
1
暂停（Halt）
0
取指
1
读存储器
0
写存储器
1
无源
2．8086的引线
第五章 处理器总 线时序和系统总线
图5-2 8086的引线
第五章 处理器总 线时序和系统总线
Ø ADl5～AD0（输入/输出，三态） Ø A19/S6、A18/S5、A17/S4、A16/S3（输出，三态） Ø BHE/S7（输出) Ø ALE（输出） Ø DEN （输出） Ø DT/R （输出） Ø RD（输出，三态） Ø WR （输出） Ø M/IO （输出） Ø READY（输入） GND接地线。
1．总线的分类 根据总线所处的位置不同，总线可分为片内总线、
片总线、内总线和外总线。
（1）片内总线
（2）片总线（又称元件级总线或局部总线）
（3）内总线（又称为微型计算机总线或板级总线，一般 称为系统总线）
（4）外总线（又称通信总线）
第五章 处理器总 线时序和系统总线
8086CPU系统总线操作和时序
8086CPU系统总线操作和时序8086是一种16位的微处理器，由Intel公司于1978年推出。
8086CPU系统包括CPU、寄存器、输入输出模块、内存和总线等组成部分。
总线操作是指CPU与其他设备之间进行数据传输和通信的过程。
时序则是指这些操作所需要的时间和顺序。
一、8086CPU系统1.CPU：8086CPU是一种8MHz的16位微处理器。
它由一个运算器组件、一个控制器、一个时钟和一组寄存器组成。
运算器执行算术和逻辑操作，控制器控制这些操作的顺序和时机。
2.寄存器：8086CPU有14个寄存器，其中分为通用寄存器、段寄存器和指令寄存器。
-通用寄存器：8086有4个16位的通用寄存器，分别为AX、BX、CX和DX。
这些寄存器可以在运算和数据传输中使用。
-段寄存器：8086有4个16位的段寄存器，分别为CS、DS、SS和ES。
这些寄存器存储了内存中一些段的基地址。
-指令寄存器：8086有两个16位的指令寄存器IP和FLAGS。
IP存储下一个要执行的指令地址，FLAGS用于存储CPU运行时的状态标志。
3.输入输出模块：8086CPU通过输入输出模块与外部设备进行通信。
这些模块包括接口芯片、串行和并行接口等。
通过这些模块，CPU可以读取外部设备的数据，或者向外部设备发送数据。
4.内存：8086CPU可以访问1MB的内存空间。
内存被分为若干个64KB 的段，每个段都有一个唯一的段选择符和一个基地址。
8086使用分段的寻址方式来访问内存。
二、总线操作总线操作是指CPU与其他设备之间进行数据传输和通信的过程。
8086CPU有三个主要的总线：地址总线、数据总线和控制总线。
1.地址总线：8086有20根地址总线，可以寻址1MB的内存空间。
地址总线用于指示内存中读取或写入数据的地址。
2.数据总线：8086有16根数据总线，用于数据的传输。
数据总线可以同时传输一个16位的数据。
3.控制总线：8086有四根控制总线，分别为读（RD）、写（WR）、I/O（I/O）和时钟（CLK）。
微机原理第三章-微机系统+总线时序
➢ 标志寄存器： 又叫处理器状态字(PSW，Processor Status Word) ， 存放 CPU在工作过程中的状态。
分两类：状态标志和控制标志。 ➢ 状态标志：表示经算术、逻辑运算等操作后，ALU所处的 状态，可通过判断这些标志为来决定后续操作；
➢ AF(Auxiliary Carry Flag)辅助进位标志。加法时D3位有 进位或减法时D3位有借位，则AF=1，否则AF=0。用于实 现BCD码算术运算结果的调整。
➢ ZF(Zero Flag)零标志，当运算结果各位都为零，则ZF=1, 否则ZF=0。
➢ SF(Sign Flag)符号标志，与结果的最高位(字节操作时是 D7, 字操作时是D15)相同。在补码运算时最高位是符号位 ， 运算结果为负时，SF=1，否则SF=0。
在BCD码及ASCII码运算指令中作累加器；在XLAT指令做累加 器
在间接寻址中作地址寄存器、基地址寄存器；在XLAT中作基址 寄存器 循环指令和字符串指令中作循环次数的计数寄存器，每循环1 次，CX减一 移位及循环指令中移位次数及循环移位次数的计数寄存器
在I/O指令间接寻址时做地址寄存器；乘除法时做附加累加器（ 当乘积或被除数是32位时，存放高16位）
37
5
36
6
35
7 8086 34
8
33
9
32
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微机原理与接口技术ppt 第3章 时序
若一个总线周期后不执行下一个总线周期，即总线上无数据传输操作，
系统总线处于空闲状态，此时执行空闲周期。
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3.2 8086/8088处理器时序
最小模式下处理器时序（内存序） 最大模式下处理器时序（内存读写时序 、I/O读写时序、总线请求响应时序） 中断响应周期时序 系统复位时序
一个I/O总线周期通常由五个T组成，分别称为T1T2T3TWT4 ；
一个指令周期由一到几个总线周期组成。
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3.1 概述
典型的8086/8088总线周期序列
一个总线周期至少由四个T状态（T1 — T4）组成。 T1：输出地址；
T2、T3：传送数据。若存储器或外设速度慢，可插入等待周期Tw。
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8086/8088最小内存读时序
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8086/8088最小内存写时序
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8086/8088最小I/O读时序
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8086/8088最小I/O写时序
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8086/8088最大内存读时序
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8086/8088最大内存写时序
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Pentium非流水线读内存时序
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Pentium非流水线写内存时序
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Pentium突发式读内存时序
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Pentium突发式写内存时序
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Pentium流水线读内存时序
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Pentium流水线写内存时序
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Pentium时序
基本概念： 非流水线读---CPU发出一个内存地址及读命令，内存将数据 送上数据线，CPU从数据线上读入后，再发出下一个内存地 址及读命令，读取下一个数据。
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取指令 执行指令 取指令 执行指令 取指令 执行指令
时间
8位微处理器的执行顺序
BIU 取指令 取指令 取指令 取指令 取指令 得到数据
EU
等待
执行
执行
8086的执行顺序
执行
二、8086的寄存器结构
▪ 8086 CPU内部具有 14 个 16 位寄存器， 用于对指 令及操作数寻址，控制指令执行和运算，包括： ➢ 通用寄存器
当IP单独改变时，会发生段内的程序转移；当CS和IP同时改 变时，会产生段间的程序转移。
➢ 标志寄存器： 又叫处理器状态字(PSW，Processor Status Word) ， 存放 CPU在工作过程中的状态。
分两类：状态标志和控制标志。 ➢ 状态标志：表示经算术、逻辑运算等操作后，ALU所处的 状态，可通过判断这些标志为来决定后续操作；
➢ OF(Overflow Flag)溢出标志，有符号数加或减运算时其 结果超出 8 位或 16 位所能表示的数值范围(-128～+127 或 -32768～+32767) ， 产生溢出， OF=1, 否则OF=0。
▪控制标志位：
➢ IF(Interrupt Enable Flag)中断允许标志，需用指令预先 设置。 当IF=1, CPU可响应可屏蔽中断请求；若IF=0, CPU不响应可屏蔽中断请求。
▪ 微处理器是组成计算机核心部件，其结构必 须与其要完成的功能相适应。
▪ 基本功能：
➢ 支持功能完善的指令系统； ➢ 支持各种结构的程序执行； ➢ 能够运算，控制与存储器、外部设备等相连，
构成完整硬件系统。
Intel 8086微处理器： ▪ 16位微处理器
➢ 16位数据线，内部总线和ALU均为16位 ➢ 20位地址线，可直接寻址的地址空间是1M（220 ）
➢ 16位指令指针寄存器IP：指向下一条要取出的指令代码
➢ 20位地址加法器: 16位段地址寄存器+16位偏移量20位 目的地址；
➢ 6字节指令队列缓冲器：在执行指令的同时，将取下一条 指令放入指令队列缓冲器中，CPU执行完当前指令后，可 以直接执行下一条指令，通过流水线技术提高CPU效率；
➢ 总线控制逻辑：处理器与外界总线连接转换电路，包括：
➢ AX：累加器，BX：基址寄存器，CX：计数寄存器， DX：数据寄存器。
➢ 除具有通用性外，这些寄存器在具体使用上有差别，分 别具有特定用法。
寄存器名称 AX/AL AH AL
BX CX CL DX
通用寄存器的特定用法
特定用法 乘除法指令中作累加器；I/O指令中做数据存储器
在LAHF指令中做目的寄存器
➢ 控制标志：可以通过指令人为设置，对cpu的某一种特定 的功能进行控制。
16位标志寄存器，其中有7位未用。 1-低8位有偶数个1
0-低8位有奇数个1
D15
D0
OF DF IF TF SF ZF AF PF CF
方
单符零
半
奇
进
向
步号标
进
偶
借
标
中标志
借
标
位
志 断志
位志标
溢中 出断 标允 志许
1-结果为0
第2章 微机系统中的微处理器
▪ 2.1 8086 CPU结构
➢ 8086的内部结构 ➢ 8086的寄存器结构 ➢ 8086的引脚及功能
▪ 2.2 8086系统的结构和配置
➢ 8086的存储器组织 ➢ 8086的I/O组织
▪ 2.3 8086的内部时序
1
2.1 8086 CPU结构
2
一、8086的内部结构
寄存器的特殊用途和隐含性质
在指令中没有明显的标出，而这些寄存器参 加操作，称之为“隐含寻址”。
具体的：在某类指令中，某些通用寄存器有 指定的特殊用法，编程时需遵循这些规定，将某 些特殊数据放在特定的寄存器中，这样才能正确 的执行这些指令。采用“隐含”的方式，能有效 地缩短指令代码的长度。
▪通用寄存器——指针寄存器SP和BP
标 志
0-结果不为0
志
1-有进、借位 0-无进、借位
1-低4位向高4位有进、借位
0-低4位向高4位无进、借位
▪ 状态标志位： ➢ CF(Carry Flag)进位标志。 加法时最高位(对字节操作是 D7位，对字操作是D15位)产生进位，或减法时最高位产 生借位， 则CF=1, 否则CF=0。
➢ PF(Parity Flag)奇偶标志。如果运算结果低八位含有偶数 个 1，PF=1（奇校验），否则PF=0。
总线接口部件 （BIU)
6
1、执行部件EU ▪ 功能：负责指令执行
➢ 从指令队列中取出指令；
➢ 对指令进行译码，发出相应的控制信号；
➢ 接收由BIU送来的数据或发送数据至BIU；
➢ 算术逻辑运算。
▪ 组成：
➢ EU控制器
接收BIU指令队列中的指令操作码； 对其进行译码，并向EU单元各部分发出相应的时序控制
➢ AF(Auxiliary Carry Flag)辅助进位标志。加法时D3位有 进位或减法时D3位有借位，则AF=1，否则AF=0。用于实 现BCD码算术运算结果的调整。
➢ ZF(Zero Flag)零标志，当运算结果各位都为零，则ZF=1, 否则ZF=0。
➢ SF(Sign Flag)符号标志，与结果的最高位(字节操作时是 D7, 字操作时是D15)相同。在补码运算时最高位是符号位 ， 运算结果为负时，SF=1，否则SF=0。
▪控制寄存器 ➢ 两个 16位控制寄存器：IP和标志寄存器FLAG。
➢ IP指令指针寄存器
用来控制CPU的指令执行顺序，和代码段寄存器CS一起确定 当前所要取的指令的内存地址。
顺序执行程序时，CPU每取一条指令，IP自动调整，指向下 一条指令，用户不能直接访问IP。
转移或调用指令时，IP的内容由转移地址取代，从而改变程 序执行的正常次序，实现程序的转移。
WR
(LOCK)
M / IO ( S2 )
DT / R ( S1)
DEN
( S0)
ALE
(QS0)
INTA
(QS1)
TEST
READY
RESET
2、8086最小方式下的引脚定义
▪ 地址/数据总线（20条）
➢ AD15~AD0 （地址数据分时复用） ➢ A19/S6、A18/S5、A17/S4、A16/S3
信号； 协调执行指令规定的操作。
➢ 算术逻辑单元ALU
16位加法器，可完成8位或者16位二进制算术和逻辑运 算。
➢ 标志寄存器FLAGS
表示指令执行后的结果或LU完成运算，暂存参加运算的数据。
8
➢ 寄存器
4个通用寄存器AX、BX、CX、DX。 ➢四个通用寄存器都是16位或作两个8位来使用（AH 、 AL、 BH、 BL、 CH、 CL、 DH和DL）
数据传送
➢ 负责从内存中取指令，送入指令队列；
➢ 当CPU执行指令时，配合EU到指定的内存或 I/O端口读取数据，送给EU进行操作；
➢ 将EU执行完指令后的结果写入到指定内存或 I/O端口。
11
▪ 组成：
➢ 4个16位段寄存器：DS数据段寄存器、CS代码段寄存器 、ES扩展段寄存器、SS堆栈段寄存器
数据寄存器 地址指针和变址寄存器
➢ 控制寄存器
➢ 段寄存器
14
▪通用寄存器——数据寄存器 ➢ 4个16位的通用寄存器（AX、BX、CX、DX），可存放 16位的操作数，也可分为8个独立的8位寄存器（AL、 AH；BL、BH；CL、CH；DL、DH）使用。
➢ 16位数据寄存器主要用于存放数据，也可用来存放地址 。而8位寄存器只能用于存放数据。
调试程序DEBUG时，T命令就是利用这种中断。
例:将5394H与-777FH相加,并说明其标志位的状态。 先求-777FH的补码： 原码：1111 0111 0111 1111 反码：1000 1000 1000 0000 补码：1000 1000 1000 0001 再做加法运算： 0101 0011 1001 0100 + 1000 1000 1000 0001 1101 1100 0001 0101 结果标志位为：CF=0、PF=0、AF=0 ZF=0、SF=1、OF=0
存 DH DL
器
SP
BP
SI
DI
ALU
标志寄存器 执行部件 （EU)
地址 加法
∑
器
20位
CS
16位
16位DB
DS
SS
总线控制
(8086)
ES
电路
16位
IP
内部暂存器
20位AB
EU控制 器
12 3 4 5 6 8位
指令队列缓冲器
总线接口部件 （BIU)
10
2、总线接口部件（BIU） ▪ BIU功能：实现CPU与内存、I/O接口间的
AD11 AD10 AD9
AD8
AD7
最大模式：系统中可包含 AD6
一个以上的处理器，比如
AD5 AD4
包含协处理器8087。系统 AD3
控制信号不是由8086直接
AD2 AD1
产生，而是通过与8086配 AD0
套的总线控制器等形成
NMI INTR
(MN/MX=0)。
CLK
GND
1
40
2
39
3
38
4
4个专用寄存器： ➢SP（Stack Pointer）堆栈指针寄存器 ➢BP（ Base Pointer ）基址指针寄存器 ➢SI（ Source Index ）源变址寄存器 ➢DI（ Destination Index ）目的变址寄存器
8086 CPU的功能结构