组合逻辑电路和触发器共27页
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门电路及组合逻辑电路.pptx
又如：(3176.54)10＝ 3×103＋1×102 ＋7×101＋6×100＋5×10－1＋4 ×10－2
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2、二进制
数码为：0、1；基数是2。 运算规律：逢二进一，即：1＋1＝10。 二进制数的权展开式： 如：(1011.01)2＝ 1×23 +0×22 ＋1×21＋1×20＋0×2－1＋1 ×2－2
B
E
Y
A断开、B接通，灯不亮。
A
B
E
Y
A接通、B断开，灯不亮。
A、B都接通，灯亮。
两个开关必须同时接通， 灯才亮。逻辑表达式为：
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Ｙ＝ＡＢ
将开关接通记作1，断开记作0；灯亮记作1，灯灭记作0。 可以作出如下表格来描述与逻辑关系：
功能表
开关 A 开关 B 断开 断开 断开 闭合 闭合 断开 闭合 闭合
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三、二进制数与八进制数的相互转换
（1）二进制数转换为八进制数： 将二进制数由小数点开始， 整数部分向左，小数部分向右，每3位分成一组，不够3位补 零，则每组二进制数便是一位八进制数。(三位聚一位)
0 0 1 1 0 1 0 1 0 . 0 1 0 ＝ (152.2)8
（2）八进制数转换为二进制数：将每位八进制数用3位二进
Ｙ＝Ａ＋Ｂ＋Ｃ＋… 开关A，B并联控制灯泡Y
A
B
E
Y
电路图
第L22=页A/共B78页
A
A
B
E
Y
A、B都断开，灯不亮。
A
B
E
Y
A断开、B接通，灯亮。
A
B
B
E
Y
E
Y
A接通、B断开，灯亮。
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2、二进制
数码为：0、1；基数是2。 运算规律：逢二进一，即：1＋1＝10。 二进制数的权展开式： 如：(1011.01)2＝ 1×23 +0×22 ＋1×21＋1×20＋0×2－1＋1 ×2－2
B
E
Y
A断开、B接通，灯不亮。
A
B
E
Y
A接通、B断开，灯不亮。
A、B都接通，灯亮。
两个开关必须同时接通， 灯才亮。逻辑表达式为：
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Ｙ＝ＡＢ
将开关接通记作1，断开记作0；灯亮记作1，灯灭记作0。 可以作出如下表格来描述与逻辑关系：
功能表
开关 A 开关 B 断开 断开 断开 闭合 闭合 断开 闭合 闭合
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三、二进制数与八进制数的相互转换
（1）二进制数转换为八进制数： 将二进制数由小数点开始， 整数部分向左，小数部分向右，每3位分成一组，不够3位补 零，则每组二进制数便是一位八进制数。(三位聚一位)
0 0 1 1 0 1 0 1 0 . 0 1 0 ＝ (152.2)8
（2）八进制数转换为二进制数：将每位八进制数用3位二进
Ｙ＝Ａ＋Ｂ＋Ｃ＋… 开关A，B并联控制灯泡Y
A
B
E
Y
电路图
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A
A
B
E
Y
A、B都断开，灯不亮。
A
B
E
Y
A断开、B接通，灯亮。
A
B
B
E
Y
E
Y
A接通、B断开，灯亮。
数字电路组合逻辑电路ppt课件
一、普通编码器
任何时刻只允许 输入一个编码信 号，否则输出将 发生混乱。
3位二进制（8线－3线）编码器 12
输入
输出
I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0
10000000000
01000000001
00100000010
00010000011
00001000100
00000100101
9
3.交通信号灯的正常工作状态与故障状态
10
4.设计一个路灯控制电路，要求实现 的功能是：当总电源开关闭合时，安装 在三个不同地方的三个开关都能独立地 将灯打开或熄灭；当总电源开关断开时， 路灯不亮。
11
4.3 若干常用组合逻辑电路
4.3.1 编码器
编码：将一组信号按一定规律编码，每 一组代码都有确定的含义。 编码器：实现编码功能的逻辑电路。
29
30
4.3.3 数据选择器
在多路数据传送过程中， 能够根据需要将其中任意
输 入 数
一路挑选出来的电路，叫 据
做数据选择器，也称为多
路选择器或多路开关。
选择控制信号
31
采用CMOS传输门结构的数据选择器CC14539
32
33
双4选1数据选择器74LS153
34
用两个4选1数据选择器接成的8选1数据选择器
4.2.1 组合逻辑电路的分析方法 分析步骤：
1. 由逻辑图逐级写出各输出端的逻辑表达式 2. 化简（最简与或式）和变换各逻辑表达式 3. 列出真值表 4. 根据真值表和逻辑表达式对电路进行分析， 并确定电路的功能
3
4
5
4.2.2 组合逻辑电路的设计过程
设计步骤： 1.逻辑抽象:分析问题的因果关系，确
逻辑门电路和触发器
2.1 逻辑门电路和触发器数字电路可以分为组合逻辑电路和时序逻辑电路两类：组合逻辑电路的特点是任何时刻的输出信号仅仅取决于输入信号，而与信号作用前的电路原有状态无关。
在电路结构上单纯由逻辑门构成，没有反馈电路，也不含有存储元件。
时序逻辑电路在任何时刻的稳定输出，不仅取决于当前的输入状态，而且还与电路的前一个输出状态有关。
时序逻辑电路主要由触发器构成，而触发器的基本元件是逻辑门电路，因此，不论是简单还是复杂的数字电路系统都是由基本逻辑门电路构成的。
2.1.1 逻辑门电路数字系统的所有逻辑关系都是由与、或、非三种基本逻辑关系的不同组合构成。
能够实现逻辑关系的电路称为逻辑门电路，常用的门电路有与门、或门、非门、与非门、或非门、三态门和异或门等。
逻辑电路的输入和输出信号只有高电平和低电平两种状态：用1表示高电平、用0表示低电平的情况称为正逻辑；反之，用0表示高电平、用1表示低电平的情况称为负逻辑（本书采用正逻辑）。
在数字电路中，只要能明确区分高电平和低电平两种状态就可以了，高电平和低电平都允许有一定范围的误差，因此数字电路对元器件参数的精度要求比模拟电路要低一些，其抗干扰能力要比模拟电路强。
1．与门当决定某个事件的全部条件都具备时，该事件才会发生，这种因果关系称为与逻辑关系。
实现与逻辑关系的电路称为与门。
与门可以有两个或两个以上的输入端口以及一个输出端口，输入和输出按照与逻辑关系可以表示为：当任何一个或一个以上的输入端口为0时，输出为0；只有所有的输入端口均为1时，输出才为1。
组合逻辑电路的输入和输出关系可以用逻辑函数来表示，通常有真值表、逻辑表达式、逻辑图和波形图四种表示方式。
下面就以两输入端与门为例加以说明：（1）真值表是根据给定的逻辑关系，把输入逻辑变量各种可能取值的组合与对应的输出函数值排列成表格。
它表示了逻辑函数与逻辑变量各种取值之间的一一对应的关系，逻辑函数的真值表具有唯一性，若两个逻辑函数具有相同的真值表，则两个逻辑函数必然相等。
数字电子技术优质课件精选集成触发器02
状态Q的改变时间：CP下沿
Q 保持 Q 改变
Q的次态值：取决于CP=1的输入（R与S）
进一步说明：Q的值， 只能在CP下沿变，其它时间不会变
Q主的值，可能在CP=1改变多次
(4-36)
X表示
CP S R
Qn+1
CP=1/0
X X X Qn
00
Qn
01
0
10
1
11
1*
(4-37)
画波形
CP S R
按功能分类：R-S触发器、D型触发器、 JK触发器、T型触发器等。
(4-4)
5.1 基本 触发器
1. 基本 R－S 触发器
正常情况下， 两输出端的状态 保持相反。通常 以Q端的逻辑电 平表示触发器的 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
Q
Q
反馈线
& G1
& G2
SD 两输入端
RD
(4-5)
触发器输出与输入的逻辑关系
(1) SD=1，RD = 0
设触发器原态 为“1”态。
1Q 0 & G1
1
Q0 1
& G2 0
翻转为“0”态
SD 1
RD 0
(4-6)
设原态为“0”态
结论: 不论 触发器原来 为何种状态， 当 SD=1，
RD=0时， 将使触发器 置“0”或称 为复位。
触发器保持
“1”态不变
1Q
Q0
1
0
& G1 0
& G2 1
SD 0 置位
RD 1
(4-9)
(3) SD=1，RD = 1
第四章-组合逻辑电路PPT课件
输入 G3 G2 G1 G0
0000 0001 0011 0010 0110 0111 0101 0100
2021/3/12
逻辑电路真值表
输出 B3 B2 B1 B0
0000 0001 0010 0011 0100 0101 0110 0111
输入 G3 G2 G1 G0 1100 1101 1111 1110 1010 1011 1001 1000
因此当B＝D =1，A＝0时(此时F =C+C )，电路 可能由于C 的变化而产生竞争冒险。
ABCD 00 01 11 10
00
1
01 1 1 1
11 1 1
2021/3/12
10 1 1
27
BC 00 01 11 10 A 00110 10011
D＝AB＋AC
有相切的卡诺图
2021/3/12
BC 00 01 11 10 A 00110 10011
01 0 1 1 1
11 1 1 0 0
FABAC＋ BC 10 1 1 0 0
F A C A B D B C D A C D A B C
2021/3/12
32
3. 输出端并联电容器
如果逻辑电路在较慢速度下工作，为了消去竞争冒险，可 以在输出端并联一电容器，致使输出波形上升沿和下降沿 变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作用。
A Y
t t 2021/3/121 2
t3 t4
它不符合静态下Y= AA恒为 0 的
逻辑关系
20
C
C
AC
BC
L
竞争: 当一个逻辑门的两个输入端的信号同时向相反方向变化， 而变化的时间有差异的现象。
第三章组合逻辑电路ppt课件
图3.3.1 3位二进制普通编码器框图 《数字电子技术》
3.3 若干常用中规模组合逻辑电路 表3-3-1 3位二进制普通编码器真值表
《数字电子技术》
3.3 若干常用中规模组合逻辑电路
由于普通编码器在任何时刻 I0 ~ I7 当中仅有一个 取值为1，即只有真值表中所列的8种状态，而且它
的（ 28 8 ）种状态均为约束项。因此，由真值表
A
&
1
F2
C
B
&
C
图3.2.1 【例1】逻辑电路图
《数字电子技术》
3.2 组合逻辑电路的分析和设计方法
§3.2.2 组合逻辑电路的设计方法
所谓“设计”：即根据给出的实际逻辑问题，求出实 现这个逻辑功能的最简逻辑电路。
所谓“最简”：是指所用器件最少，器件种类最少， 而且器件之间的连线也最少。
一、设计步骤 （1）进行逻辑抽象
【例1】试用两片74LS148接成16线-4线优先编码器，
将－的优11先11权’最1低6个。146位个二低进A电0A制平1~5代输A码1入5 ，信其号中
编为‘0000
的A优0 先权最高，
接成的电路图如图3.3.4所示：
《数字电子技术》
3.3 若干常用中规模组合逻辑电路
图3.3.4 用两片74LS148接成的16线－4线优先编码器逻辑图
I7
)
S
Y0 (I1I2 I4 I6 I3 I4 I6 I5 I6 I7 ) S
（由功能表第一行体现）。
《数字电子技术》
3.3 若干常用中规模组合逻辑电路
（2）YS 为选通输出端，其表达式为：
YS I0 I1 I2 I3 I4 I5 I6 I7 S
此式表明：只有当所有的编码输入端均为高 电平（即没有编码输入），且S=1（ S 0 ）
3.3 若干常用中规模组合逻辑电路 表3-3-1 3位二进制普通编码器真值表
《数字电子技术》
3.3 若干常用中规模组合逻辑电路
由于普通编码器在任何时刻 I0 ~ I7 当中仅有一个 取值为1，即只有真值表中所列的8种状态，而且它
的（ 28 8 ）种状态均为约束项。因此，由真值表
A
&
1
F2
C
B
&
C
图3.2.1 【例1】逻辑电路图
《数字电子技术》
3.2 组合逻辑电路的分析和设计方法
§3.2.2 组合逻辑电路的设计方法
所谓“设计”：即根据给出的实际逻辑问题，求出实 现这个逻辑功能的最简逻辑电路。
所谓“最简”：是指所用器件最少，器件种类最少， 而且器件之间的连线也最少。
一、设计步骤 （1）进行逻辑抽象
【例1】试用两片74LS148接成16线-4线优先编码器，
将－的优11先11权’最1低6个。146位个二低进A电0A制平1~5代输A码1入5 ，信其号中
编为‘0000
的A优0 先权最高，
接成的电路图如图3.3.4所示：
《数字电子技术》
3.3 若干常用中规模组合逻辑电路
图3.3.4 用两片74LS148接成的16线－4线优先编码器逻辑图
I7
)
S
Y0 (I1I2 I4 I6 I3 I4 I6 I5 I6 I7 ) S
（由功能表第一行体现）。
《数字电子技术》
3.3 若干常用中规模组合逻辑电路
（2）YS 为选通输出端，其表达式为：
YS I0 I1 I2 I3 I4 I5 I6 I7 S
此式表明：只有当所有的编码输入端均为高 电平（即没有编码输入），且S=1（ S 0 ）
逻辑门电路及组合逻辑电路PPT课件
例8-15 某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2。 G1的容量是G2的两倍。如果一个车间开工，只需G2运行即可满足要求；如果两个 车间开工，只需G1运行；若三个车间同时开工，则G1和G2均需运行。试画出控制 G1和G2运行的逻辑图。
解 用A、B、C分别表示三个车间的开工状态：开工为1，不开工为0；G1和G2运行 为1，停机为0。
① 根据题意列出逻辑真值表。
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第八章 逻辑门电路及组合逻辑电路 8.1 逻辑代数及逻辑门电路
三、逻辑代数运算法则
1.基本运算法则
0·A=0
1·A=A
A·A=A 0+A=A
AA 0 1+A=1
A+A=A A A 1
AA 2.交换律
AB=BA A+B=B+A 3.结合律 ABC=(AB)C=A(BC)
A+B+C=A+(B+C)=(A+B)+C 4.分配律 A(B+C)=AB+AC
10
非逻辑的逻辑表达式为：F=A
可用逻辑非门实现这种运算，非门的逻辑符号为：
1
A
F
非门的波形为： A
非门
F
第4页/共39页
第八章 逻辑门电路及组合逻辑电路 8.1 逻辑代数及逻辑门电路
(二)复合逻辑运算及其复合门
用两个以上基本运算构成的逻辑运算。包括与非、或非、与或非、异 或和同或运算。和三个基本运算一样，它们都有集成门电路与之对应。
第13页/共39页
第八章 逻辑门电路及组合逻辑电路 8.2 组合逻辑电路
例8-12 分析如图所示电路的逻辑功能。
AB
常见组合逻辑电路【共32张PPT】
else begin q<=d; qn<=~d; end
end
endmodule
2、带清零端、置1端的JK触发器
module JK_FF(CLK,J,K,Q,RS,SET);
input CLK,J,K,SET,RS;
output Q;
reg Q;
always @(posedge CLK or negedge RS or negedge SET )
采用“assign”语句是描述组合逻辑电路最常用的方法之一。
（3）用“always”或“initial”过程块。 （行为描述）
使用initial和always的区别
“always”块既可用于描述组合逻辑，也可描述时序逻辑。
always语句是不断地重复活动的，直到仿真过程结束。但always语句后的
同步置数，低电平有效. input A,B,C,D; output F;
常见组合与时序逻辑电路Verilog HDL描述 3’b110:out=8’b10111111;
output pass;
default： out =8 'bx;
reg[2:0] outcode;
begin 端口信号名称可以采用位置关联方法和名称关联方法进行连接。
begin if(h) outcode=3’b111;
if(!RS) Q<=1’B0;
（1）调用内置门元件描述
module gate3(F,A,B,C,D);
input A,B,C,D; output F;
nand (F1,A,B); and(F2,B,C,D); or(F,F1,F2); //调用内置门
4’d6:{a,b,c,d,e,f,g}=7’b1011111;
《组合逻辑电路一》PPT课件
A2>B2 A2<B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2
A1 B1 X X X X
A1>B1 A1<B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1
A0 B0 X X X X X X
A0>B0 A0<B0 A0=B0 A0=B0 A0=B0 A0=B0 A0=B0
1
1
01
精选ppt
5
加法器(Adder)
(2)全加器
两个1位二进制数A、B相加时，考虑到相邻 低位的进位Ci的加法器称为全加器（Full Adder, FA）。
S
Co
Ci
AB
精选ppt
6
加法器(Adder)
A B C0i 0 01 11 10
0
1
1
11
1
S
B Ci A 00 01 11 10
0
1
A=A7A6A5A4A3A2A1A0、B=B7B6B5B4B3B2B1B0
FA>B FA=B FA<B
F> F= F< I>
74LS85 I= I<
A3A2A1A0 B3B2B1B0
F> F= F< I> 0
74LS85 I= 1 I< 0
A3A2A1A0 B3B2B1B0
A7A6A5A4 B7B6B5B4
A3 A2 A1 A0 B3 B2 B1 B0
精选ppt
10
加法器74LS283
例1：用74LS283实现8421BCD码转换成E3码。
解：通过对8421BCD码和E3码的比较发现：
A1 B1 X X X X
A1>B1 A1<B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1
A0 B0 X X X X X X
A0>B0 A0<B0 A0=B0 A0=B0 A0=B0 A0=B0 A0=B0
1
1
01
精选ppt
5
加法器(Adder)
(2)全加器
两个1位二进制数A、B相加时，考虑到相邻 低位的进位Ci的加法器称为全加器（Full Adder, FA）。
S
Co
Ci
AB
精选ppt
6
加法器(Adder)
A B C0i 0 01 11 10
0
1
1
11
1
S
B Ci A 00 01 11 10
0
1
A=A7A6A5A4A3A2A1A0、B=B7B6B5B4B3B2B1B0
FA>B FA=B FA<B
F> F= F< I>
74LS85 I= I<
A3A2A1A0 B3B2B1B0
F> F= F< I> 0
74LS85 I= 1 I< 0
A3A2A1A0 B3B2B1B0
A7A6A5A4 B7B6B5B4
A3 A2 A1 A0 B3 B2 B1 B0
精选ppt
10
加法器74LS283
例1：用74LS283实现8421BCD码转换成E3码。
解：通过对8421BCD码和E3码的比较发现：
《组合逻辑电路》PPT课件_OK
逻辑代数所表示的是逻辑关系，而不是数 量关系。这是它与普通代数的本质区别。
2021/7/27
25
逻辑代数运算法则
1. 常量与变量的关系
自等律 A 0 A A1 A 0-1律 A 1 1 A 0 0 重叠律 A A A A A A
还原律 A A
互补律 A A 1 A A 0
2. 逻辑代数的基本运算法则
00 11 01 11 01 11 01 11
输入A、B、C有一个为“1”，输出 Y 为“1”。
输入A、B、C全为低电平“0”，输出 Y 为“0”。
2021/7/27
13
逻辑表达式： Y=A+B+C
3. 逻辑关系：“或”逻辑
即：有“1”出
“1”，
逻辑符全号“：0”出“0”
A B C
>1
Y
“或” 门逻辑状态表
X2
组合逻辑电路
Y1
Y2
输出
...
Xn
Yn
组合逻辑电路框图
2021/7/27
29
组合逻辑电路的分析
已知逻辑电路 确定 逻辑功能 分析步骤：
(1) 由逻辑图写出输出端的逻辑表达式 (2) 运用逻辑代数化简或变换 (3) 列逻辑状态表即真值表 (4) 分析逻辑功能
2021/7/27
30
例 1：分析下图的逻辑功能
0 0 10
A B C
>1
Y
01 01 10
00 10 00
“或非”门
1 0 10 1 1 00
逻辑表达式： Y=A+B+C 1 1 1 0
有“1”出“0”，全“0”
出“1”
2021/7/27
2021/7/27
25
逻辑代数运算法则
1. 常量与变量的关系
自等律 A 0 A A1 A 0-1律 A 1 1 A 0 0 重叠律 A A A A A A
还原律 A A
互补律 A A 1 A A 0
2. 逻辑代数的基本运算法则
00 11 01 11 01 11 01 11
输入A、B、C有一个为“1”，输出 Y 为“1”。
输入A、B、C全为低电平“0”，输出 Y 为“0”。
2021/7/27
13
逻辑表达式： Y=A+B+C
3. 逻辑关系：“或”逻辑
即：有“1”出
“1”，
逻辑符全号“：0”出“0”
A B C
>1
Y
“或” 门逻辑状态表
X2
组合逻辑电路
Y1
Y2
输出
...
Xn
Yn
组合逻辑电路框图
2021/7/27
29
组合逻辑电路的分析
已知逻辑电路 确定 逻辑功能 分析步骤：
(1) 由逻辑图写出输出端的逻辑表达式 (2) 运用逻辑代数化简或变换 (3) 列逻辑状态表即真值表 (4) 分析逻辑功能
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例 1：分析下图的逻辑功能
0 0 10
A B C
>1
Y
01 01 10
00 10 00
“或非”门
1 0 10 1 1 00
逻辑表达式： Y=A+B+C 1 1 1 0
有“1”出“0”，全“0”
出“1”
2021/7/27
第21章触发器和组合逻辑电路ppt
Qn + 1 Qn + 1 Qn 0 1 Qn 上页
功 能 功 能 记忆 置0 随J变化 置1 计数
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第21章
用JK触发器构成计数器
0 1 1 0 Q2 1 1 1 1 Q1 0 0 1 0 Q0 1 SD
CP
J 0 0 1 1 K 0 1 0 1 Qn+1 Qn 0 1 Qn
1 2 3 4 5 6 7
清零 寄存
○ CP
1
2
3
特点：串行入、并行或串行出
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第21章
位 移 控 制 端
CP
○
双向移位寄存器
功能：数码既可以左移，也可以右移。
QA QB QC QD
FA
D
○
FB
D
○
FC
D >1 >1
& & &
FD
D
>1
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○
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DR
右移串行输入端
左移串行输入端
DL
上页
下页
1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1
0 1 0 0 0 1 0 1 0 0 0
0 1 0 1 0 1 0 1 0 1 0
0 0 0 1 0 0 0 1 0 0 0
如果 Qn = 0 Qn = 1 时 则 Qn+1 = 0 Qn+1 = 1 Q 维持 0态不变 当SD RD 保持高电平不变 时，输出端原态不变。 上页 下页 返回
组合逻辑电路
(3) 列出真值表。
Y ABC ABC
(4) 电路功能逻辑描述。 当3个输入信号一致时，输
出1； 当3个输入信号不完全一致
时，输出0。
“符合”电路
ABCY 0001 0010 0100 0110 1000 1010 1100 1111
2.3 常用的组合逻辑电路
2.3.1 编码器 2.3.2 译码器 2.3.3 数据选择器 2.3.4 数值比较器 2.3.5 加法器 2.3.6 乘法器
Y0 I 2 I1 I 0
Y4 I2 I 1 I 0
Y1 I 2 I1I0 Y5 I2 I1I0
Y2 I 2 I1 I 0
Y6 I2I1 I 0
Y3 I 2I1I0 Y7 I2 I1I0
Y0 I 2 I1 I 0
Y4 I2 I 1 I 0
Y1 I 2 I1I0 Y5 I2 I1I0
I9
8421 BCD 编码器
编码表
输
输出
入 Y3 Y2 Y1 Y0
Y3 = I8 + I9
I0 0 0 0 0
函 数
Y2 = I4 + I5 + I6 + I7
式 Y1 = I2 + I3+ I6 + I7
I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1
Y0 = I1 + I3+ I5 + I7 + I9 I4 0 1 0 0 I5 0 1 0 1
设计编码器的关键在于编码规则，编码规则不同，设 计的结果也不同。
2.3.1 编码器
2．二进制普通编码器
二进制编码器：用n位二进制代码对 m=2n 个信号 进行编码的电路。
数字电路组合逻辑电路
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74LS138的逻辑功能
三个译码输入端（又称地址输入端）A2、
A1、A0，八个译码输出端 Y0~Y7，以及三个控制 端（又称使能端）S1、S2 、S3。
S1 、S2 ，S3 是译码器的控制输入端，当 S1 = 1、S2+ S3 = 0 (即 S1 = 1,S2 和S3 均为0)时，GS 输出为高电平，译码器处于工作状态。否则，译
用方法和应用举例。
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３.1 SSI组合逻辑电路的分析和设计
小规模集成电路是指每片在十个门以下的集成芯片。
3.1.1 组合逻辑电路的分析方法
所谓组合逻辑电路的分析，就是根据给定的逻辑 电路图，求出电路的逻辑功能。
1. 分析的主要步骤如下： (1)由逻辑图写表达式； (2)化简表达式； (3)列真值表； (4)描述逻辑功能。
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3.1.2 组合逻辑电路的设计方法
与分析过程相反，组合逻辑电路的设计是根据给 定的实际逻辑问题，求出实现其逻辑功能的最简单的 逻辑电路。 １.组合逻辑电路的设计步骤：
(1)分析设计要求，设置输入输出变量并逻辑赋值； (2)列真值表； (3)写出逻辑表达式，并化简； (4)画逻辑电路图。
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3.3 译码器
译码： 编码的逆过程，将编码时赋予代码的特 定含义“翻译”出来。
译码器： 实现译码功能的电路。
编码对象
二进制代码
编码
译码
原来信息
常用的译码器有二进制译码器、二-十进制 译码器和显示译码器等。
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3.3.1 二进制译码器
输入：二进制代码（N位）， 输出：2N个，每个输出仅包含一个最小项。