触发器与同步时序逻辑电路

锁存器

锁存器（Latch）

电平触发的存储单元，由触发器构成，不同的
是他的数据存储取决于输入时钟（使能），它
可以使输出状态不随输入端状态的变化而改变，
处在保持状态（如何区别触发器的保持）。

使能有效时，输出随输入改变
使能无效时，输出保持（不随输入变化）
触发器与锁存器

都具有保持


同步计数器（Synchronous Counter）：

所有触发器的状态改变是在同一个时钟脉冲的同一个有 效边沿上发生。

异步计数器（Asynchronous Counter）：

计数器中的每个触发器的时钟部分或全部不同。
二进制异步加法计数器 （行波计数器）
Q0 1D CP C1 1D C1 Q1 1D C1 Q2 1D C1 Q3

当CP=1时


同步RS 触发器——锁存器
Cp S R Q
D触发器——锁存器

当CP=1时

触发器状态随D的状态改变而改变 Q3=Q4=1，触发器保持原来状态不变，即保持为 CP下降沿以前的D的状态。

当CP=0时

D触发器——锁存器
D Qn+1
Qn1 D
状态表
0 1
0 1
激励表
Qn




同步RS 触发器 ——锁存器

当CP=0时

Q3=Q4=1，触发器保持原来状态不变。
若R=0，S=1；Q4=1，Q3=0，触发器置1； 若 R=1 ， S=0 ； Q3=0 ， Q4=1 ，触发器置 0 ； 若R=S=0； Q3=Q4=1，触发器状态保持不变； 若R=S=1； Q3=Q4=0，触发器状态不定（Q3、 Q4不可能同时置0）。
触发器保持在0或1，置1（置位）或置0（复位） 锁存器保持在前期锁存的输入值

触发器边沿触发，在边沿瞬间改变输出，随后保 持

锁存器电平锁存，使能无效时，锁存输入值并保
持；有效时，输出随输入变化。
RS触发器

基本RS 触发器
同步RS 触发器（时钟脉冲控制的RS 触发器）
主从RS 触发器
基本RS 触发器

由于在CP =1时，输出和输入的关系似乎是“透明” 的，所以这个锁存器也被称为透明锁存器。
CP D Q
JK触发器
J 1 0 0 1 K 0 1 0 1 Qn+1 1 0 Qn Qn 真值表与状态方程
Qn1 J Q n KQn
状态表
Qn 0 1
Qn+1
JK=00 0 1 JK=01 0 0 JK=11 1 0 JK=10 1 1
因为每个触发器的时钟不同步，结果造成在CP有效 边沿以后的一段时刻内计数值可能发生混乱。 例如，计数从7到8的转换过程，实际的转换为： 0111→0110→0100→0000→1000。
Qn+1 D=0 D=1
0
1
0
0
1
1
Qn 0 0 1 1
Qn+1 0 1 0 1
D 0 1 0 1
D触发器——锁存器

动作特点

Biblioteka Baidu
在控制端CP等于逻辑1期间，输出Q的状态随着输入D的 改变而改变； 在控制端CP等于逻辑0期间，输出Q的状态被锁存。被锁 存的状态是控制信号CP从逻辑1到逻辑0转变时刻的输入 D的状态。
行波计数器的时钟和计数状态的关系
关于行波计数器，比较容易混淆的是加法计数与减法计数对 应的时钟来源以及触发沿的组合关系。通过波形图可以很方 便地确定这些问题，现将它们的组合情况列表如下： 上升沿触发 加法计数 后级时钟来自前级的 Q 减法计数 后级时钟来自前级的Q 下降沿触发 后级时钟来自前级的Q 后级时钟来自前级的 Q

T触发器
Qn1 T Q n T Qn
T 0 1 Qn+1 Qn Qn
激励表
状态表
Qn
0 1
Qn+1 T=0 T=1 0 1 1 0
Qn 0 0 1 1
Qn+1 0 1 0 1
T 0 1 1 0
T触发器

采用D触发器构成的T、T’触发器
触发器的简单应用

计数器

计数是数字电路的一个基本功能。一个计数器通常由一 组触发器构成，该组触发器按照预先给定的顺序改变其 状态。
触发器
掌握触发器的基本类型及其状态描述
了解触发器的结构与工作原理



掌握触发器的基本应用电路
触发器

触发器（Flip-Flop）：

具有记忆功能的逻辑单元
双稳态门，又称双稳态触发器，在两种状态下 运行的电路。 触发器保持自身状态，直到有输入脉冲（触 发），输出根据规则改变，并保持此状态直到 下一个触发来临。 对脉冲边沿敏感，在边沿瞬间改变状态。 四类触发器：RS，JK，D和T触发器
JK触发器

激励表
Qn 0 0 1 1 Qn+1 0 1 0 1 J 0 1 X X K X X 1 0
JK触发器
J
&
&
Q
CP
K

&
&
Q
当 JK = 11时，在 CP=1 期间，JK 锁存器将不断空翻。

能够保证触发器正常翻转的时钟脉冲的宽度应该不小于 3tpd。但是，为了避免再次翻转，CP脉冲的宽度又不能大 于3tpd。这个条件实际上是无法实现的。 所以实际电路中只有RS锁存器和D锁存器，并不存在JK锁 存器。
R=1、S=0时，则Q=1,Q=0,触发器置1（置位） R=0、S=1时，则Q=0,Q=1,触发器置0 （复位） R与S状态必须相异，触发信号为S=0（ R=1，称 置位）或为R=0 （ S=1，称复位） R 、S 称为触发信号，在下降沿瞬间改变并使触发 器保持0或1状态。 R=1、S=1，Q与Q维持状态不变 R=0、S=0： Q与Q维持不明确，禁止使用
注意在应用上表的时候，所有触发器都以 Q 作为计数器的
输出。若以触发器的 Q
作为计数器的输出，则加法计数和
减法计数的关系恰恰颠倒。
行波计数器计数过程中的不稳定暂态问题

由于二进制异步计数器的的时钟信号是前后级串联 的，所以到达每个触发器的时钟信号不是同时的。 这也是为何将它称为异步计数器的原因。也有将它 称为行波计数器（Ripple Counter）的。
CP Q0 Q1 Q2 Q3

计数器实际上由n个T ' 触发器构成。第一个T ' 触发 器的C端连接系统时钟，其后每一级触发器都将前级 触发器的输出（或输出的非）作为本级的时钟输入。
二进制异步减法计数器 （行波计数器）
Q0 1D CP C1 1D C1 Q1 1D C1 Q2 1D C1 Q3
CP Q0 Q1 Q2 Q3