基于QuartusII的多功能数字钟设计
数电设计数字钟基于QUARTUS完整版
数电设计数字钟基于Q U A R T U SHEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】大连理工大学本科实验报告题目：数电课设——多功能数字钟课程名称：数字电路课程设计学院（系）：电信学部专业：电子与通信工程班级：学生姓名： ***************学号：***************完成日期：成绩：2010 年 12 月 17 日题目：多功能数字时钟一．设计要求1)具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）2)具有手动校时校分功能3)具有整点报时功能，从59分50秒起，每隔2秒钟提示一次4)具有秒表显示、计时功能（精确至百分之一秒），可一键清零5)具有手动定时，及闹钟功能，LED灯持续提醒一分钟6)具有倒计时功能，可手动设定倒计时范围，倒计时停止时有灯光提示，可一键清零二．设计分析及系统方案设计1. 数字钟的基本功能部分，包括时、分、秒的显示，手动调时，以及整点报时部分。
基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。
利用DE2硬件中提供的50MHZ晶振，经过分频得到周期为1s的时钟脉冲。
将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。
进入手动调时功能时，通过按键改变控制计数器的时钟周期，使用的时钟脉冲进行调时计数（KEY1调秒，LOAD2调分，LOAD3调时），并通过译码器由七位数码从59分50秒开始，数字钟进入整点报时功能。
每隔两秒提示一次。
（本设计中以两个LED灯代替蜂鸣器，进行报时）2. 多功能数字钟的秒表功能部分，计时范围从00分秒至59分秒。
可由输入信号（RST1）异步清零，并由按键（EN1）控制计时开始与停止。
将DE2硬件中的50MHZ晶振经过分频获得周期为秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示。
基于FPGA多功能数字钟的设计
• 181•人类社会步入高速发展的电子时代，电子产品逐渐代替机械产品走入我们的生活。
随着科技的进步人们对电子产品的要求越来越高、传统产品已经不能满足人们的需求。
体积小、多功能、节能、环保开始成为了电子产品发展的新目标。
本文基于VHDL 语言，利用Quartus Ⅱ设计了一款多功能数字钟，内部包含秒表、闹钟、定时器、时钟四个模块。
经过实验仿真表明多功能数字钟能很好地满足生活中的各种需要。
本产品设计主要使用VHDL 语言描述了各个模块的功能来实现主要电路，最后在Quartus II 上完成了调试与仿真。
VHDL 语言实现电子设计，是一个以软件设计为主，器件配置相结合的过程，能从多个层次对数字系统进行设计，设计数字电路更为灵活方便，设计周期也可大大减小，提高了设计效率和可靠性。
我们需要的功能，在通过使用预先设计好的别的开关进一步让数字钟工作。
通过LED 显示屏可以看到数字。
本文通过软件Quartus II 9.0设计出各个模块并往开发板内写入程序实现我们想要的功能。
3 软件部分3.1 时钟部分时钟设计有三个要求第一，具有时、分、秒计数显示的功能，并以24h 循环计时。
第二，走时误差小于等于每天10s 。
第三，具有调节分钟、小时、秒以及清零的功能。
通常情况不需要让时钟停止工作，所以这部分模块就相当于实现了计数功能，对一直不断给入的1HZ 脉冲进行计数。
秒、分、时分了三个模块进行连接。
qw 是个基于FPGA多功能数字钟的设计大连理工大学城市学院 方润生 邓佳宁 于海霞图1 系统整体过渡模块，也是校正时间所用的模块。
校正时有两个开关，一个校正分、一个校正时。
如图2所示，qw 模块主要是为了实现调时功能。
实际工程中做了元件例化。
元件例化的主要作用是在大型项目的设计中许多底层文件需要反复使用，我们写好底层文件之后通过component 语句可以直接对底层文件进行调用方便了项目的设计。
3.2 闹钟闹钟在到达设置的时间时会发出持续一分钟的信号，可提前手动关闭。
根据QuartusII软件的数字时钟设计
full:out std_logic);
end component;
component scan6----------------------------------------------------------------元器件4
Port(clr,clk:in std_logic;
one :buffer std_logic_vector(3 downto 0);
ten :buffer std_logic_vector(3 downto 0);
full:out std_logic;
dout:buffer std_logic_vector(7 downto 0));
3.2.2 count60组件
由此提供分（秒）计数值，当分计数器计数到59再来一个脉冲信号秒计数器清零从新开始计数，而进位则作为小时计数器的计数脉冲，使小时计数器计数加1，同时分计数器在分设置时钟信号的响应下设置分计数器的数值。在count60组件中，个位(one)和十位（ten）分别计数，都设为二进制四位矢量形式，当个位从0计到9时，在下一个clk上升沿来临后，十位进1，个位变0，十位从0到5计数，在十位为5，个位9的时候，下一个上升沿来临后，十位个位都变0，进位full加1。因此在程序设计中需要两个进程process来分别完成计数，秒计数以1Hz的输入为触发信号，分计数以秒的full信号为触发信号。具体的count60的组件代码如下：
component div40M------------------------------------------------------------------元器件1
多功能时钟quartus
EDA（二）多功能时钟学号：姓名：2011年11月摘要：利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中，可以完成00:00:00到23:59:59的动态显示计时功能以及清零、保持、快速校分、整点报时.关键词：QuartusII 保持校分清零整点报时Abstract:Using Quartus II to design a Multifunctional digital clock and download to Smart SOPC experimental system. To achieve the function of 00:00:00to23:59:59 dynamic display time , holding, reset, speedily checking hours and minutes, Whole-hour clocking and so on.Keyword:Quartus II ,holding, speedily checking minutes, reset.目录：设计要求 (4)方案论证 (4)子模块设计原理 (5)电路接口与开关控制说明 (18)调试仿真及下载 (19)实验中遇到的问题及解决办法 (19)实验收获与感受 (19)参考文献 (20)一、设计要求基本要求1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）。
提高要求1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55时报时频率为500Hz，59’59”时报时频率为1KHz）；2、秒表功能。
多功能时钟设计实验报告
多功能数字钟设计实验报告一．已知条件Quartus II9.1软件DE0实验开发装置二．设计内容及要求用Verilog HDL设计一个多功能数字钟基本功能时、分用数码管显示；秒用LED显示；小时用同步12/24进制；分秒计数器用同步60进制；手动校时、校分。
扩展功能任意闹钟；（1分）小时为12/24可切换。
（1分）报正点数（几点钟LED闪烁几下）。
（1分）另外：十进制加/减可逆计数器设计（p286）。
（2分）三．仿真环境说明软件环境：Quartus II 9.1硬件环境：硬件平台DE0，FPGA芯片为Cyclone ⅢEP3C16F484本实验除时钟源、按键、拨动开关和显示器（数码管）之外的所有数字电路功能都是用VHDL 语言实现的。
这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。
本设计采用自顶向下、混合输入方式（原理图输入——顶层文件连接和VHDL语言输入——各模块程序设计）实现数字钟的设计、下载和调试.四．系统框图与说明1.数字钟电路系统由主体电路和扩展电路两大部分所组成。
2. 秒计数器计到59后，下一秒到来时，秒计时器满60，接着清零后向分计数器进位；同样分计数器计满60后向小时计数器进位；小时计数器按照“24进制”规律计数，每当小时计到23小时时，当分计数和秒计数分别59，59时，即到23小时59分，59秒时候，时分秒全部清零，从新开始计数。
小时计数器按照“12进制”规律计数，每当小时计到23小时时，当分计数和秒计数分别59，59时，即到12小时59分，59秒时候，时分秒全部清零，小时为1，从新开始计数。
3. 计数器的输出经译码器送显示器，显示器用,4个数码管表示，每两个数码管分别表示小时，分钟。
秒钟用8个LED管显示，各4位用8421码显示一位十进制秒数。
模块:1.counter60: 该模块为60进制计数器,计时输出为秒或分的数值.由3个输入端CP,nCR,EN控制该模块2. counter24: 该模块为24-12转换计数器,计时输出小时的数值. change12_24为1时进行24hour计数，为0时进行12hour计数3.led_clock:此模块为整点报时提供控制信号.4.trans: 它是七段译码器.该模块对应不同的片选信号送出不同的要显示的数码管的译码后的信号。
基于quartus的电子钟
电子线路设计Ⅱ——基于QuartusII软件的数字钟姓名：范征东5指导老师：黄建宇郝磊多功能数字钟设计一、设计内容简介电子数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，因此得到了广泛的使用。
电子数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，此次设计与制做电子数字钟就是可以了解电子数字钟的原理，学会制作电子数字钟。
通过电子数字钟的制作能进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。
这次电子数字钟的设计主要是利用74LS90的计数功能来实现电子钟时、分、秒的跳变，整个设计主要分为六个模块：时模块、分模块、秒模块、分频模块、校时校分模块、整点报时模块。
时、分、秒模块分别用两块74LS90实现，并且分别将它们设置为60进制，60进制，24进制。
秒信号的产生用石英晶体振荡器加分频器来实现，将秒信号送入秒模块，每累计60秒发出一个分脉冲信号，分模块每累计60分钟，发出一个时脉冲信号，时模块实现对24小时的累计，通过六个七段数码管显示出来。
整点报时电路根据计时系统的输出状态产生一脉冲信号，然后加上一个高频或低频信号送到蜂鸣器实现报时。
校时电路是直接加一个脉冲信号到时计数器或者分计数器或者秒计数器来对“时”、“分”、“秒”显示数字进行校对调整。
本数字钟以计时为基本功能，可以完成00:00:00到23:59:59，以及星期一至星期日的计时功能，并在控制电路的作用下具有保持、快速校时、快速校分的功能。
在具有基本功能的基础上，增加了下列扩展功能：闹钟、整点报时功能。
数字计时器是由分频电路、计时电路、控制电路、译码显示电路等几部分组成的。
其中，分频电路将试验箱提供的48Mhz 的频率分成各模块电路所需要的频率；计时电路完成计时功能，并与动态显示电路相连，将时间、日期、星期等信息显示在七段数码管上；秒表电路启动后可完成最小单位为0.01秒的计时；以上各部分电路均与译码显示电路连接，将以上数据分别显示，通过按钮切换。
根据QuartusII的数字时钟的设计
根据QuartusII的数字时钟的设计基于QuartusII的数字时钟的设计摘要QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD 设计流程。
QuartusII使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。
对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
数字钟是一种用数字电路实现时、分、秒计时的装置，与机械实施中相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到了广泛的使用。
在对EDA的课程有了初步的了解并掌握Quartus II软件的初步应用之后，我们决定将课题设置为应用Quartus II软件，设计出一个时间可调，并可以通过LED七段共阴极数码管来显示时、分、秒的简易数字钟。
关键词：QuartusII；VHDL；EDA；数字钟SummaryQuartusII is Altera company comprehensive PLD/FPGA development software, support principle diagram, VHDL, VerilogHDL and AHDL design input in the form of embedded own comprehensive device simulators, and can be done from the design input to the hardware configuration of the complete PLD design process.QuartusII allow users to take full advantage of mature modules, simplifies the design complexity, speed up the design.Good support for third-party EDA tools also allow users to use in the different stages of the design process is familiar withthird-party EDA tools.Digital clock is a kind of when using a digital circuit implementation, minutes and seconds timing device, a higher accuracy compared with the implementation of the mechanical and intuitive, and no mechanical device, has a longer service life, has been widely used.In the course of EDA have a preliminary understanding and mastering the Quartus II software after the initial application, we decided to set the topic for the application of the Quartus II software, design a time is adjustable, and can be through the 7 common cathode LED digital tube display hours, minutes and seconds of simple digital clock.Keywords：QuartusII；VHDL；EDA；digital clock目录摘要 (1)绪论 (5)1.课程设计的目的与作用 (7)2.设计任务 (7)3.QuartusII软件介绍 (7)4.相关理论 (8)4.1 理论 (8)4.2 器件 (8)5. 系统设计 (8)5.1 总体 (8)5.2 各模块 (9)5.2.1 顶层模块 (9)5.2.2 十进制计数器模块 (9)5.2.3 六进制计数器模块 (10)5.2.4 二十四进制计数器模块 (10)5.2.5 7段LED显示驱动模块 (11)6. 硬件设计 (11)6.1 顶层实体图 (11)6.2 各模块实体图 (12)6.2.1 十进制计数器模块 (12)6.2.2 六进制计数器模块 (12)6.2.3 二十四进制计数器模块 (13)6.2.4 7段LED显示驱动模块 (13)6.3 总体实体图 (14)7. 流程图设计 (15)8.模块设计实现 (16)8.1建立顶层模块 (16)8.1.1新建dianzizhong.工程 (16)8.1.2建立VHDL源程序 (16)8.2建立十进制计数器模块 (18)8.2.1新建CNT10.工程 (18)8.2.2建立VHDL源程序 (18)8.3建立六进制计数器模块 (19)8.3.1新建CNT6.工程 (19)8.3.2建立VHDL源程序 (19)8.4建立二十四进制计数器模块 (20)8.4.1新建CNT24.工程 (20)8.4.2建立VHDL源程序 (20)8.5建立7段LED显示驱动模块 (21)8.5.1新建LED_DRIV.工程 (21)8.5.2建立VHDL源程序 (22)9.仿真调试结果分析 (22)9.1顶层模块的编译与波形仿真 (22)9.2十进制计数器模块的编译与波形仿真 (23) 9.3六进制计数器模块的编译与波形仿真 (24) 9.4二十四进制计数器模块的编译与波形仿真 (25)9.5 7段LED显示驱动模块的编译与波形仿真 (26)10. 结论 (27)11.设计总结和体会 (27)12. 致谢 (28)13. 参考文献 (29)绪论1.研究的意义在快速发展的年代，时间对于人们来说越来越宝贵，在快节奏的生活中，人们往往会忘记了时间，一旦在一些重要的场合忘记了时间，将会带来重大的损失。
数字逻辑电路设计-多功能数字钟综述
数字逻辑电路设计-多功能数字钟多功能数字钟摘要：实验作品名为多功能数字钟，具有校时、清零、保持、整点报时、闹钟五大功能。
整个实验以QuartusII 7.0为软件设计基础，结合Altera公司研发的Cyclone系列可编程逻辑器件工具箱进行实际测试。
整个数字钟的开发完全遵照自顶向下的设计方法，这个设计因为该方法可移植性强、逻辑符合一般规律、可多人共做等优点而得以为设计人员省去大量时间和精力。
本作品在防抖动电路和蜂鸣器鸣响时长控制上拥有一定的自主创新性和理论证明，同时由于整个设计过程当中适当地对每个器件进行了有机的封装，所以电路图的逻辑关系较为清晰。
现在数字钟因其在日常生活生产中的作用而成为可盈利的商品，在金钱的驱动下数字钟的设计方法与本实验作品相比功能和效率上都有非常大的提升，故本实验的目的在于让设计者充分了解数字逻辑电路设计的流程和具体软件的使用方法。
关键词：数字钟，可编程逻辑器件，防抖动电路，学习型设计The design of Multifunctional digital clock Abstract: This experimental product is called Multifunctional digital clock. It has five major functions such as time setting, resetting, holding, alarming, andbeeping when it comes to an addition to the hour. The whole experiment isbased on the software of design called Quartus II 7.0 and is tested bycombining the Cyclone series of programmable logical device provided byAltera. The clock is designed under the process of ‘from the top to the end’.The method spares designers lots of time and energy for its flexibility to betransplanted, easiness for ordinary logic reasoning and availability forcooperative designing. The product is self-creative and provable in terms ofturbulence muting and manipulation of the period of beeping. At the sametime, the diagrams of the circuits are apparently logical thanks towell-organized sealing of each part of device during the design. In this eraof common concept of inexpensiveness of digital clocks, methods andeffectiveness of designing a clock are improved due to its profitability.Hence, this experimental design is aimed at letting the participants tounderstand the process of digital logic circuits designing and to get tofamiliar with the usage of particular software.Keyword: Digital Clock, programmable logic device, mute circuit, design for learning目录一．设计要求与说明 (4)二．方案论证 (4)1.设计整体思路2.设计大体流程三．各子模块设计原理与调试仿真 (5)1.时钟发生器 (5)2.计时电路 (7)3.显示电路 (9)4.校分电路和清零电路 (12)5.报时电路 (13)6.储时电路 (15)7．选择电路 (16)8.闹钟比较电路 (16)9．其他 (17)四．编程下载1．整体电路图 (18)2．管脚配置 (19)3．编译调试 (19)五．实验感想一．设计要求与说明1、能进行正常的时、分、秒计时功能2、分别由六个数码管显示时分秒的计时3、使能开关4、清零开关5、校分开关6、校时开关7、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512Hz,59’59”时报时频率为1KHz, ）8、闹表设定功能9、自己添加其他功能二．方案论证1．设计整体思路图1数字钟的功能设计思路大致如图1时钟发生电路：位计时电路提供频率为1HZ的稳定脉冲，该电路是整个时钟是否精准的关键计时电路：由时钟发生器驱动，存储并演绎时间的流逝储时电路（闹钟）：储存一个固定的时间选择电路：由输入端控制调校或显示储时电路和计时电路中的一个显示电路：将两个时间电路的输出信号调制成可输出的信号报时电路：根据时间信号以一定的模式输出符合要求的蜂鸣器驱动信号校分电路：使时间电路脱离时钟驱动并以累加的方式分别调校时与分清零电路：使时钟电路的所有信号归零2设计大体流程1）设计时钟发生电路与计时电路2）连接两个模块并调试电路，分别用ＬＥＤ灯检测时分秒的运行状况3）设计显示电路并单独调试4）连接时钟电路和显示电路并调试，整体调试时钟电路5）设计校分电路和清零电路并连接调试6）设计报时电路并单独调试7）连接报时与时钟电路，利用已调校好的调分清零电路调校报时电路的功能8）设计储时电路（在计时电路上适当修改）9）设计选择电路将计时电路和储时电路连接，调校选择电路以保证时间与调校显示的接口功能正常10）整体调试并增加诸如防抖动等优化电路三．各子模块的设计原理与调试１．时钟发生器图２时钟发生器设计思路大致如图２１）十六分频电路由四个Ｔ触发器异步连接而成２）图３实时（timing）仿真如图4图4有仿真图波形可初步断定用4*T触发器一步连接对高频信号进行16分频是不会产生明显延迟和错位现象３）一千分频电路由三个十进制加法计数器连接而成，连接方式是：低位计数器的QD端与高位计数器的CLK端相连图5为方便今后对十分频器的使用在此对其进行了封装，仿真波形图如下图6输入波周期为10ns，由图6所示仿真图中的时间条可看出，在Timing 模式下1000分频电路对高频信号几乎无延迟与错位，同时可看出该分频器的占空比为1:10。
多功能数字钟设计
EDA实验设计(II)--多功能数字钟设计姓名：学号：院系：指导老师：目录一，内容摘要…………………………………. 二，引言……………………………………. 三，实验要求………………………………四，方案论证…………………………………五，各模块设计……………………………….1，频率产生电路……………………….2，基本计数电路……………………….3，动态显示电路……………………4，清零，保持电路………………….5，快速校分校时校星期电路……….6，整点报时电路……………………………7，闹钟彩铃电路……………………………六，实验中遇到的问题及解决方案………………七，总结与体会……………………………………一，内容摘要中文摘要本实验利用QuartusII软件，结合所学的数字电路的知识设计一个24时多功能数字钟，具有正常分、秒计时，动态显示，保持、清零、快速校分、整点报时、闹钟功能。
文章分析了整个电路的工作原理，还分别说明了各子模块的设计原理和调试、仿真、编程下载的过程，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的方案。
通过实验掌握了一些逻辑组合器件的基本功能和用法，同时体会到了利用软件设计电路的方便快捷，避免了硬件布线的繁琐，提高了效率。
关键词数字计数器动态显示保持清零快速校分整点报时闹钟软件设计外文摘要Title DIGITAL CLOCKDESIGN PROPOSAlAbstractUsing the QuartusII, we design a digital clock of 24 hours with learning electric circuit knowledge. The circuit can keep the time, display， reset, adjust the minute and hour, ring the time in the round number time and alarm clock.The paper has analyzed the principle of all work andexplained the designing principle of different parts separately. By debugging, simulating, compiling, programming, Iput forward a matter and give a settling plan.I know about the basic functions and using method of some electric pieces in this experiment. At the same time,I realized the convenience of making use of the software to carry on the electric circuit,which is fast, avoided the hardware cloth line tedious, and raised the efficiency.Keywords digital counter, dynamic display, keep, clear, check time, time, alarm clock，software design二，引言由于传统硬件电路在设计存在资源浪费，连线麻烦，出错率高且不易修改，很难控制成本，而软件电路设计连线方便，修改容易，电路结构清楚，功能一目了然，软件内部提供有丰富的元件库；节省实验时间，故障率低，出错时，有错误提示，明显提高了效率。
基于-Quartus多功能数字钟设计
基于Quartus的多功能数字钟设计该实验是利用QuartusII软件设计一个数字钟，进展试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种根本功能，并下载到SmartSOPC实验系统中进展调试和验证。
此外还添加了显示星期，闹钟设定,秒表和彩铃等附加功能，使得设计的数字钟的功能更加完善。
一、设计要求1.设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等根本功能。
2.具体要求如下：1)能进展正常的时、分、秒计时功能，最大计时显示23小时59分59秒。
2)分别由六个数码管显示时分秒的计时。
3)K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。
4)K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零。
5)在数字钟正常工作时可以对数字钟进展快速校时和校分。
K3是系统的校分开关，K3=0正常工作K3=1时可以快速校分；K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时。
3.设计提高局部要求1)时钟具有整点报时功能，当时钟计到59’51〞时开场报时，在59’51〞,59’53〞, 59’55〞,59’57〞时报时频率为512Hz,59’59〞时报时频率为1KHz。
2)星期显示：星期显示功能是在数字钟界面显示星期，到计时到24小时时，星期上显示的数据进一位。
3)闹表设定：通过开关切换显示至闹钟界面，利用闹钟校时和校分开关对闹钟时间进展设定，且不影响数字钟计时。
当计时到闹钟设定时间蜂鸣器鸣叫，并响起彩铃。
4)秒表计时：通过开关切换显示至秒表界面，分秒局部是100进制的，即当值为99时向秒位进位。
4.仿真与验证用Quartus软件对设计电路进展功能仿真，并下载到实验板上对其功能进展验证。
二、工作原理数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几局部组成的，控制电路按要求可由校分校时电路、清零电路和保持电路组成。
基于QuartusⅡ的VHDL语言多功能数字钟
基于QuartusⅡ的VHDL语言多功能数字钟注：任何人不得作为商业用途数字钟的功能1）以24小时制显示时、分、秒计数；2）时间清零，时设置，分设置功能；3）整点报时功能。
实验环境1.软件环境：QuartusII 7.22.硬件环境：MAXII-EPM240T100C51.分频器1KHz分频器VHDL：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity FPQ1K isport(clk :in std_logic;q1khz :out std_logic);end ;architecture behav of FPQ1K isbegins1:process(clk)variable count2: integer range 0 to 50000;beginif (clk='1'and clk'event)then count2:=count2+1;if (count2=25000) then q1khz<='1';elsif (count2=50000) then q1khz<='0';count2:=0;end if;end if;end process;END behav;1KHz分频器顶层设计原理图1Hz分频器VHDL：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity FPQ1 isport(clk :in std_logic;q1hz :out std_logic);end ;architecture behav of FPQ1 isbegins1:process(clk)variable count2: integer range 0 to 1000;beginif (clk='1'and clk'event)then count2:=count2+1;if (count2=500) then q1hz<='1';elsif (count2=1000) then q1hz<='0';count2:=0;end if;end if;end process;END behav;1Hz分频器顶层设计原理图2.秒模块设计library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity Sec isport(clk,reset,min_set:in std_logic;--clk为1Hz的秒脉冲输入信号，reset为秒清零（复位）信号--min_set为分钟调整enmin:out std_logic; --enmin为秒模块进位输出daout:out std_logic_vector(6 downto 0)); --2n-1≥60，n=7，27=64，分钟用7位二进制数表示--daout（6..4）为十位，daout（3..0）为个位，60循环计数end entity Sec;architecture behave of Sec issignal count:std_logic_vector(6 downto 0); --定义内部计数节点，60循环计数signal enmin1,enmin2:std_logic;--enmin为60秒产生的进位，enmin2为调分键产生的向分模块的进位begindaout<=count;enmin2<=(min_set and clk);enmin<=(enmin1 or enmin2); --60秒钟到和调分键均向分模块产生进位脉冲process(clk,reset,min_set)beginif(reset='0')then count<="0000000"; --检测秒模块的1Hz脉冲上升沿elsif(clk'event and clk='1')thenif(count(3 downto 0)="1001")then --秒的个位是否到“9”if count(6 downto 4)="101"then --秒各位到“9”后，十位计数到“5”enmin1<='1';--秒模块的60秒进位输出enmin置“1”，向分模块产生进位count<="0000000"; --秒计数值“0000000”（零秒）elsecount<=count+7;--秒各位到“9”后，十位计数没到“5”，则加“7”变为“0”，同时向十位进位end if;elsecount<=count+1; --秒个位没计到“9”时，秒计数值加“1”enmin1<='0'; --秒模块的60秒进位输出enmin1置“0”，不向分模块进位end if;end if;end process;end behave;秒模块顶层设计原理图3.分模块设计LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY Min ISPORT(clk,clk1,hour_set,reset:IN STD_LOGIC; --clk为分钟模块的脉冲输入信号，接秒模块的进位输出 --clk1接秒脉冲输入，hour_set为小时调整enhour:OUT STD_LOGIC; --enhour为分钟模块的进位输出daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));--2n-1≥60，n=7，27=64，分钟用7位二进制数表示--daout（6..4）为十位，daout（3..0），60循环计数END ENTITY Min;ARCHITECTURE behave OF Min ISSIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0);--定义内部计数节点，60循环计数SIGNAL enhour1,enhour2:STD_LOGIC;--enhour1为60分钟产生的进位。
基于Quartus II的数字钟实现.
学校代码学号00918128分类号密级本科学年论文基于Quartus II的数字钟设计院(系)名称：电子信息工程学院专业名称：通信工程年级：2010级学生姓名：包胡斯楞指导教师：白凤山2012年9月28日基于Quartus II的数字钟设计摘要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。
与机械钟相比具有更高的准确性和直观性，具有更长的使用，已得到广泛的使用。
数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以用Quartus II 软件结合VHDL语言编程实现数字钟的设计。
这些方法都各有其特点，我的设计采用Quartus II软件结合VHDL语言编程实现数字钟。
Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了与结构五官的设计环境，设计者无需精通器件内部的复杂结构。
本设计由分频模块，时钟产生模块，数码管驱动模块等三个部分组成。
在Quartus II中以文本输入的方式将每个模块的源代码输入进行波形仿真，以验证设计的正确性。
关键词：数字钟 Quartus II VHDL语言波形仿真绪论 (1)1数字钟设计概述 (2)2分频模块 (3)2.1分频模块原理图 (3)2.2分频模块实现原理及程序 (3)2.3仿真波形及分析验证 (3)3时钟产生模块 (5)3.1时钟产生模块原理图 (5)3.2时钟产生模块实现原理及程序 (5)3.3仿真波形及分析验证 (5)4数码管驱动模块 (7)4.1数码管驱动模块原理图 (7)4.2数码管驱动模块实现原理及程序 (7)4.3仿真波形及仿真验证 (7)5总系统 (8)5.1总系统电路图 (8)5.2仿真波形及分析验证 (8)结论 (10)致谢 (11)参考文献 (12)附录A (13)附录B (14)附录C (16)在人们日常生活中，钟表是一个随处可见的小东西。
多功能数字钟
题目：多功能数字钟摘要该设计利用QuartusII软件设计一个数字钟，结合所学过的数字电路、EDA技术等知识，进行试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并在此基础上添加闹钟等功能，经过对各功能分析得到各个基础模块，然后设计各个功能模块，最后进行综合设计。
利用quartusⅡ进行相应的设计、仿真、调试，设计出多功能数字钟。
关键字：Quartus 数字钟多功能目录一、设计内容 (1)二、设计要求 (1)三、方案论证 (1)四、基本电路 (2)（一）脉冲发生电路 (2)（二）计时电路的设计 (8)（三）校时校分保持电路 (13)（四）清零电路 (13)（五）消颤电路 (14)（六）译码显示电路 (16)五、扩展模块 (17)（一）星期计时器 (18)（二）报时电路 (19)（三）闹钟电路 (20)（四）秒表电路的设计 (22)六、多功能数字时钟的整体结构 (25)七、试验中出现的问题及解决办法 (25)八、实验总结 ......................................... 错误！未定义书签。
参考文献 .. (26)致谢 .................................................. 错误！未定义书签。
一、设计内容利用Quartus软件设计一个数字钟，可以完成00：00：00至23：59：59的计时功能，在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能，并且添加星期等附加功能，设计成一个多功能数字钟。
二、设计要求1.基本功能（1）准确计时，以数字形式显示时、分、秒的时间；（2）小时的计时要求为24进位，分和秒的计时要求为60进位；（3）校正时间，时、分快校（1HZ）；（4）清零、消颤；（5）校时校分保持2.扩展功能（1）星期；（2）整点报时；（3）闹钟；（4）秒表；3.仿真与验证用Quartus软件对设计电路进行功能仿真。
基于QuartusII软件的数字时钟设计
实验名称：数字时钟设计姓名：杨龙成班级：电子与通信工程学号： 3120302012 成绩：一、实验目的1.掌握各类计数器及它们相连的设计方法；2.掌握多个数码管显示的原理与方法；3.掌握模块化设计方式；4.掌握用VHDL语言的设计思想以及整个数字系统的设计。
二、实验内容1. 设计要求1）具有时、分、秒计数显示功能，在数码管显示00:00:00~23:59:59，以24小时循环计时。
2）完成可以计时的数字时钟时钟计数显示时有LED灯的花样显示。
3）具有调节小时、分钟及清零的功能。
4）具有整点报时功能。
2. 性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，时钟—24进制计数，并且在数码管上显示数值。
2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间。
可以通过实验板上的键7和键4进行任意的调整，因为时钟信号均是1HZ的，所以LED灯每变化一次就来一个脉冲，即计数一次。
3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。
4）蜂鸣器在整点时有报时信号产生，产生“滴答.滴答”的报警声音。
5）根据进位情况，LED灯在时钟显示时有花样显示信号产生。
3. 系统方框图三、设计原理和过程3.1 硬件设计本设计使用VHDL硬件开发板，可编程逻辑器件EMP1270T144C5系列。
设计过程中用到的外围电路的设计有电源部分，可编程器件EMP1270T144C5，CPLD –JTAG接口，晶振和蜂鸣器，LED数码管显示，DIP开关与按键输入(具体电路见附录)3.2 软件设计3.2..1 程序包my_pkg的设计说明为了简化程序设计增加可读性，系统采用模块化的设计方法，重复使用的组件以元件（component）的形式存在，以便相关块的调用。
下面列出my_pkg组件包的代码。
library ieee;use ieee.std_logic_1164.all;package my_pkg iscomponent div40M------------------------------------------------------------------元器件1 Port( clk: in std_logic;f1hz : out std_logic);end component;component count60-----------------------------------------------------------------元器件2 Port(clr,clk:in std_logic;one :buffer std_logic_vector(3 downto 0);ten :buffer std_logic_vector(3 downto 0);full:out std_logic;dout:buffer std_logic_vector(7 downto 0));end component;component count24-----------------------------------------------------------------元器件3 Port(clr,clk:in std_logic;one :buffer std_logic_vector(3 downto 0);ten :buffer std_logic_vector(3 downto 0);full:out std_logic);end component;component scan6----------------------------------------------------------------元器件4 port (clr,clk : in STD_LOGIC;h_ten,h_one,m_ten,m_one,s_ten,s_one: in STD_LOGIC_vector(3 downto 0);cs: out STD_LOGIC_vector(5 downto 0);mux_out: out STD_LOGIC_vector(3 downto 0));end component;component bin2led---------------------------------------------------------------元器件5 port (bin : in std_logic_vector (3 downto 0);led : out std_logic_vector (7 downto 0) );end component;component sh1k ----------------------------------------------------------------------元器件6 Port( clk: in std_logic;--from system clock(40MHz)f1hz : out std_logic);-- 1Hz output signalend component;component alarm_set------------------------------------------------------------------元器件7 Port(rst,hz1: in std_logic;--system clock 1Hzalarm,ok: in std_logic;--keep pushing to declare alarm setsec_tune: in std_logic;sec_one,sec_ten:out std_logic_vector(3 downto 0));end component;end my_pkg;3.2.2 count60组件由此提供分（秒）计数值，当分计数器计数到59再来一个脉冲信号秒计数器清零从新开始计数，而进位则作为小时计数器的计数脉冲，使小时计数器计数加1，同时分计数器在分设置时钟信号的响应下设置分计数器的数值。
基于QuartusII 的多功能数字钟设计
多功能数字钟设计院系：专业：指导教师：班级：学号：姓名时间：2015.3.9-3.18摘要多功能数字钟在我们的日常生活中有着非常广泛的应用。
本实验利用QuartusII软件设计一个多功能数字计时器，并下载到SmartSOPC实验系统中。
这个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能，这些功能相互独立，却又互相协调配合。
在此类基础功能之上还添加了秒表功能。
关键词QuartusII软件 SmartSOPC实验系统多功能数字钟外文摘要Title Multi-function digital clock design dissertationAbstractMulti-function digital clock in our daily life has a very wide application. This experiment using software QuartusII design a multi-function digital timer, and download to SmartSOPC experiment system. The digital timer, can complete 00:00:00 to 23:59:59 timing functions, and under the action of control circuit has to keep fast, reset, when the school, the school points, hour, and other functions, and these features are independent of each other, and coordinate with each other. On such a basis function also added stopwatch function.Keywords QuartusII、SmartSOPC experimental system、Multi-function digital timer。
基于QuartusII的数字时钟的设计
基于QuartusII的数字时钟的设计摘要QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
QuartusII使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。
对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
数字钟是一种用数字电路实现时、分、秒计时的装置，与机械实施中相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到了广泛的使用。
在对EDA的课程有了初步的了解并掌握Quartus II软件的初步应用之后，我们决定将课题设置为应用Quartus II软件，设计出一个时间可调，并可以通过LED七段共阴极数码管来显示时、分、秒的简易数字钟。
关键词：QuartusII；VHDL；EDA；数字钟SummaryQuartusII is Altera company comprehensive PLD/FPGA development software, support principle diagram, VHDL, VerilogHDL and AHDL design input in the form of embedded own comprehensive device simulators, and can be done from the design input to the hardware configuration of the complete PLD design process.QuartusII allow users to take full advantage of mature modules, simplifies the design complexity, speed up the design.Good support for third-party EDA tools also allow users to use in the different stages of the design process is familiar withthird-party EDA tools.Digital clock is a kind of when using a digital circuit implementation, minutes and seconds timing device, a higher accuracy compared with the implementation of the mechanical and intuitive, and no mechanical device, has a longer service life, has been widely used.In the course of EDA have a preliminary understanding and mastering the Quartus II software after the initial application, we decided to set the topic for the application of the Quartus II software, design a time is adjustable, and can be through the 7 common cathode LED digital tube display hours, minutes and seconds of simple digital clock.Keywords：QuartusII；VHDL；EDA；digital clock目录摘要 (1)绪论 (5)1.课程设计的目的与作用 (7)2.设计任务 (7)3.QuartusII软件介绍 (7)4.相关理论 (8)4.1 理论 (8)4.2 器件 (8)5. 系统设计 (8)5.1 总体 (8)5.2 各模块 (9)5.2.1 顶层模块 (9)5.2.2 十进制计数器模块 (9)5.2.3 六进制计数器模块 (10)5.2.4 二十四进制计数器模块 (10)5.2.5 7段LED显示驱动模块 (11)6. 硬件设计 (11)6.1 顶层实体图 (11)6.2 各模块实体图 (12)6.2.1 十进制计数器模块 (12)6.2.2 六进制计数器模块 (12)6.2.3 二十四进制计数器模块 (13)6.2.4 7段LED显示驱动模块 (13)6.3 总体实体图 (14)7. 流程图设计 (15)8.模块设计实现 (16)8.1建立顶层模块 (16)8.1.1新建dianzizhong.工程 (16)8.1.2建立VHDL源程序 (16)8.2建立十进制计数器模块 (18)8.2.1新建CNT10.工程 (18)8.2.2建立VHDL源程序 (18)8.3建立六进制计数器模块 (19)8.3.1新建CNT6.工程 (19)8.3.2建立VHDL源程序 (19)8.4建立二十四进制计数器模块 (20)8.4.1新建CNT24.工程 (20)8.4.2建立VHDL源程序 (20)8.5建立7段LED显示驱动模块 (21)8.5.1新建LED_DRIV.工程 (21)8.5.2建立VHDL源程序 (22)9.仿真调试结果分析 (22)9.1顶层模块的编译与波形仿真 (22)9.2十进制计数器模块的编译与波形仿真 (23)9.3六进制计数器模块的编译与波形仿真 (24)9.4二十四进制计数器模块的编译与波形仿真 (25)9.5 7段LED显示驱动模块的编译与波形仿真 (26)10. 结论 (27)11.设计总结和体会 (27)12. 致谢 (28)13. 参考文献 (29)绪论1.研究的意义在快速发展的年代，时间对于人们来说越来越宝贵，在快节奏的生活中，人们往往会忘记了时间，一旦在一些重要的场合忘记了时间，将会带来重大的损失。
基于FPGA和Quartus II的多功能数字钟设计与实现
基于FPGA和Quartus II的多功能数字钟设计与实
现
现场可编程门阵列（Field Programmable Gate Arrays，FPGA）是一种可编程使用的信号处理器件。
通过改变配置信息，用户可对其功能进行定义，以满足设计需求。
通过开发，FPGA能够实现任何数字器件的功能。
与传统
数字电路相比，FPGA具有可编程、高集成度、高可靠性和高速等优点。
1 数字钟总体设计
本文以FPGA平台为基础，在QuartusⅡ开发环境下设计开发多功能数字钟。
数字钟实现的功能如下：
1）计时功能：进行正常的时、分、秒计时，并由6只8段数码管分别显示时、分、秒时间。
2）校时功能：当时校时按键按下时，计时器时位迅速增加，并按24小时循环；当分校时按键按下时，计时器分位迅速增加，并按60分循环。
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多功能数字钟设计摘要：利用QuartusII软件采用模块化设计方法设计一个数字钟。
通过原理图输入进行设计，取代VHDL语言设计。
软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。
实现并充分领略硬件设计软件化的精髓。
关键词：软件; 数字钟; 模块化; VHDL; 可编程; 硬件Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of VHDL language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software.Keywords:software; digital bell; blocking method; VHDL; programmable; hardware目录一、设计内容简介 (2)二、设计要求 (2)三、方案论证（整体电路设计原理） (2)四、子模块设计原理4.0 脉冲产生电路 (5)4.1 计时电路 (8)4.2 显示电路 (12)4.3 保持电路 (14)4.4 清零电路 (14)4.5 校分电路 (15)4.6 校时电路 (15)4.7 整点报时电路 (16)4.8 闹钟设定电路 (17)4.9 音乐产生电路 (18)4.10 闹钟报时电路 (23)4.11 闹铃关闭电路 (24)4.12 星期调整电路 (25)4.13 电路总图 (26)五、实验中遇到问题及解决方法 (27)六、结论 (29)七、实验心得 (29)八、参考文献 (30)一、设计内容简介设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。
我们设计的电路在具有基本功能的基础上，增加了下列功能：整点报时、闹钟设置、彩铃和星期显示调节功能。
二、设计要求2.0 基本要求1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；2.1 提高部分要求1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512Hz，59’59”时报时频率为1KHz）；2、闹表设定功能；三、方案论证本实验在实现实验基本功能的基础上，加入了整点报时、闹钟设置、彩铃和星期显示调节功能。
图1为实验功能方框图：图1 实验方框图数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为48MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,2KHz）。
为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。
整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。
显示功能是通过数选器、译码器、码转换器和7段显示管实现的。
因为实验中只用一个译码显示单元，7个7段码（6个用于显示时分秒，一个显示星期），所以通过4个7选一MUX和一个3-8译码器配合，根据计数器的信号进行数码管的动态显示。
清零功能是通过控制计数器清零端的电平高低来实现的。
只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。
校分校时功能由防抖动开关、逻辑门电路实现。
其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。
为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。
保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。
正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。
整点报时功能可以通过组合逻辑电路实现。
当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。
闹钟设定功能。
闹钟只设定时和分，基本模块与正常计时电路里的校时校分电路相同。
本实验中为节省按键，闹钟时间调节键复用正常调时的校时校分开关，为使设定闹铃与正常计时中调节时间按键互不影响，额外用一个闹钟使能键，按下该键后进入闹钟设定界面，此时校时校分开关用于调节闹钟时间，对正常计时没有影响，且此时7段显示码显示的是闹钟时间；恢复使能键后校分校时键用于对数字钟进行时间调节，对设定的闹钟时间没有影响。
音乐产生电路。
本实验中音乐是《欢乐颂》的前半部分，共32个节拍，5个音频。
32个5个音频的频率由分频器产生，32个节拍需按照顺序产生，且要能够循环。
因此用译码器循环按序选取音频，所以需要一个模5循环计数器和一个5-32译码器。
译码选中位与所需的音频相与之后送入蜂鸣器产生音乐效果。
闹钟报时功能。
在计时电路走到设定的时间时闹铃报时功能会被启动，通过与音乐产生电路进行逻辑组合，使得在达到闹铃时，发出音乐声。
闹铃关闭功能。
考虑到实际情况，希望闹铃声可以被关闭，同时在关闭闹铃键恢复后，闹铃不再响，但是在下一次闹铃时间来临时闹铃可以继续工作。
实验中实现此功能的需要一个触发器来实现。
星期设定电路功能。
星期显示功能由模7计数器构成，1~6时为顺序计数，星期日显示为8，即从6跳过7直接进入8，然后再由8进入1。
由此可见，需要设定这样一个计数器：在一次循环计数过程中，要有两次置位，且两次所置数有所不同。
四、子模块设计原理4.0 脉冲产生电路原理实验板上振荡源为48MHz，为获得秒脉冲信号和报时电路中需要的音频，需要对该振荡源进行分频处理。
处理的过程示意如下：图2 脉冲产生方框图4.0.1 2分频电路2分频电路是通过将D触发器的Q端与D端接在一起就可以从Q端得到触发器触发信号的2分频信号，电路图如下：图3 2分频电路4.0.2 3分频电路Q Q Q Q按照如下方式3分频电路是通过74160用置数法实现。
其输出端D C B A循环计数时就可以对其输入的脉冲进行3分频，输出信号由BQ直接引出。
图4 3分频电路状态图74160置数端为低电平有效，所以将B Q作为置数信号的输入。
3分频电路图如下：图5 3分频电路封装的子模块图为：图6 3分频电路封装图4.0.3 8分频电路8分频电路通过将3个2分频串联实现。
把三个D触发器按照如下方式串联起来，将得到一个触发信号的8分频信号。
8分频电路图如下：图7 8分频电路图将3分频和8分频电路串联可构成24分频电路，电路图如下：图8 24分频电路图封装成子模块如下图：图9 24分频电路封装图4.0.4 1000分频电路1000分频电路通过3个计数器74161串联实现。
首先获得10分频电路，在D C B A Q Q Q Q =1111时置数，置位信号用CO R ，使计数器按如下方式进行循环：图10 10分频电路状态图为了获得占空比接近1：1的输出信号，将C Q 端作为输出，占空比为6：4。
电路图如下：图11 10分频电路将3个10分频进行串联即可获得1000分频的分频器。
电路图如下：图12 1000分频电路图封装成子模块如下：图13 1000分频电路封装图最终将各种分频获得的信号输出端封装在一个总的模块内，输入信号频率48MHz，输出三个频率信号，分别是1Hz,1KHz,2KHz.封装的模块如下：图14 分频电路封装图4.1 计时电路时钟能够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，需要对秒进位信号进行计数从而产生分，对分进位信号进行计数产生时信号。
秒和分均为60进制，时为24进制，所以需要有模60和模24计数器。
计时电路示意如下：图15 计时电路示意图模60计数器由两个74160构成，考虑用74160而不用74161的原因是74160为8421BCD方式计数，将计数信号送进7447后可以直接驱动数码管显示，而不像74161还要经过码转换处理。
另外，因为显示秒和分时都要显示十位和个位，所以两个计数器构成模60的时候要考虑到分别显示的问题，即让一个用于作为十位，一个作为个位。
电路图如下：图16 模60计数器电路图图中，前一个74160为个位，后一个为十位，每当个位计数到1001时，RCO 由0变为1，将十位的ENT置位，十位的74160计1，当十位的计数到5（0101），个位的计数到9（1001）时，正好是60，此时置位两个计数器，重新由0开始，这样就完成了模60计数。
74160置位端LDN低电平有效，因此将59时个位的D Q ,A Q ,十位的A Q ,C Q 与非之后送给LDN 。
在0~59之间时，LDN =1，无效；59时，LDN =0，计数器将被置位为0.模60封装成模块如下图：图17 模60计数器封装图说明：CP ：计数脉冲输入；RD ：清零输入，低电平有效；CO ：进位输出端，进位输出为0，正常输出时状态为1 TH ：十位输出，TH[3],TH[2],TH[1],TH[0]. TL ：个位输出，TL[3],TL[2],TL[1],TL[0].仿真波形：图18 模60计数器仿真波形图模24计数器原理同模60，个位为3，十位为2时置位为0，即将个位的B Q ，A Q 和十位的B Q 经与非门接入LDN 。
电路图如下：图19 模24计数器电路图模24模块图如下：图20 模24计数器封装图说明：CP ：计数脉冲输入；RD ：清零输入，低电平有效；CO ：进位输出端，进位输出为0，正常输出时状态为1； TH ：十位输出，SH[3],SH[2],SH[1],SH[0]； TL ：个位输出，SL[3],SL[2],SL[1],SL[0]； 仿真波形：图21 模24计数器仿真波形图4.2 显示电路显示电路主要由数据选择器74151、译码器74138、计数器、显示译码器7447和数码显示管组成。