EDA彩灯控制器
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北华航天工业学院
实验（实习）报告
类别：《电子技术实验—Ⅲ》
名称：彩灯控制器
地点：10-325
系别：电子与控制工程学院班级B142A2
姓名：石程学号：21
一、实验要求：
用给定IC设计、安装与调试彩灯控制器,具体要求如下:
1）控制器有四组输出,每组驱动1只LED。
2）设计用4只LED组成的彩灯图案。图案的状态变换至少有三种,并且能定时自动切换。
3）彩灯图案状态变换的速度至少有快、慢两种。
4）安装并调试彩灯控制器
二、方案设计
在电路中以 1 代表灯亮，以 0 代表灯灭，由 0、1按不同的规律组合代表不同的灯光图案,同时使其选择不同的频率,从而实现多种图案多种频率的花样功能显示。在该电路中只需简单的修改程序就可以灵活地调整彩灯图案和变化方式。下面就以一个四路彩灯控制系统的实现为例进行简单说明。此四路彩灯控制系统设定有三种花样变化 ,并且能定时自动切换。彩灯图案状态变换的速度有快、慢两种。
二、模块说明
(一)程序设计
i.顶层文本设计程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity led_control is
port(
clkin,clr,ctrl:instd_logic;
led:outstd_logic_vector(3 downto 0));
end led_control;
architecture one of led_control is
signal clk0:std_logic;
signal wire0:std_logic;
signal wire1:std_logic_vector(1 downto 0); signal wire2:std_logic_vector(3 downto 0); signal code:std_logic_vector(5 downto 0);
component clock
port(
clkin:instd_logic;
clk:outstd_logic);
end component;
component fenpin
port(
clk,clr:instd_logic;
count:instd_logic_vector(3 downto 0);
q:out std_logic);
end component;
component dingshi
port(
q,clr:instd_logic;
ds:outstd_logic_vector(1 downto 0));
end component;
component jishu
port(
q,clr:instd_logic;
js:outstd_logic_vector(3 downto 0));
end component;
component yima
port(
code:instd_logic_vector(5 downto 0);
led:outstd_logic_vector(3 downto 0));
end component;
begin
ck:clock port map(clkin,clk0);
fp:fenpin port map(clk0,clr,wire2,wire0);
ds:dingshi port map(wire0,clr,wire1);
js:jishu port map(wire0,clr,wire2);
code<=wire2&wire1;
ym:yima port map(code,led);
end one;
ii.底层程序设计
（1）时钟信号分频程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity clock is
port(
clkin:instd_logic;
clk:outstd_logic);
end clock;
architecture bhav of clock is
signal count:std_logic_vector(25 downto 0);
begin
process
begin
wait until clkin'event and clkin='1';
if(count<=4999999)then
count<=count+1;
clk<='0';
else
count<=(others=>'0');
clk<='1';
end if;
end process;
end architecture bhav;
（2）定时模块程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity dingshi is
port (q,clr:instd_logic;
ds:outstd_logic_vector(1 downto 0));
end dingshi;
architecture behavior of dingshi is
signal cou: std_logic_vector(3 downto 0);
signal con: std_logic_vector(1 downto 0);
begin
process(q,clr)
begin
if(clr='0')then
cou<="0000";con<="00";
elsif (q 'event and q='1') then