FPGA设计实验指导书(2013)

《FPGA设计》实验指导书

安全操作注意事项

1、接插下载电缆前，请务必关闭实验箱开关，避免损坏下载电缆或实验箱器件。

2、操作过程中应防止静电。

3、保持实验箱和电路板的表面清洁。

4、小心轻放，避免不必要的硬件损伤或者人身受伤。

实验箱简介

实验一简单组合逻辑设计

一、实验目的和任务

1、熟习Quartus II软件的使用；

2、掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻

辑电路；

3、通过电路的仿真及验证，进一步了解4选1数据选择器的功能；

二、实验内容

1、用原理图输入法来设计4选1数据选择器

参照按图1-1所示来编辑完成4选1数据选择器的原理图输入，其中a、b、c、d 为数据输入端，sel[1]、sel[0]为控制输入端，q为4选1数据输出端。存盘仿真后，观察仿真波形，以验证数据选择器的功能。

图1-1 4选1数据选择器原理图

2、用Verilog HDL硬件描述语言来设计4选1数据选择器

用QuartusII中的文本编辑器，编辑输入4选1数据选择器源程序：module m41( a, b, c, d, sel, q);

input a,b,c,d;

input [1:0]sel;

output q;

reg q;

always @( sel)

case(sel)

2’b00: q=a;

2’b01: q=b;

2’b11: q=d; endcase endmodule

程序中的a 、b 、c 、d 依然为数据输入端，sel[1]、sel[0]为控制输入端，q 为4选1数据输出端。同样存盘后进行仿真，并观察仿真波形，以验证数据选择器的功能。

三、实验仪器、设备及材料

电脑、EDA 软件、实验箱、下载电缆。

四、实验原理

4选1数据选择器的原理框图及真值表如图1-2及表1-1所示，sel[1:0]可能出现四种组合情况： 00 01 10 11，它分别对应选通四个不同的数据输入a 、b 、c 、d ，从q 端输出。结合以前所学数字电路的知识，可由真值表得出利用“与非门”实现的逻辑电路，进而可用QuartusII 原理图输入方法，设计出该4选1数据选择器；如应用EDA 技术所学的Verilog HDL 硬件描述语言来描述该电路功能，即可设计出该4选1数据选择器的源程序。

图1-2 4选1数据选择器的原理框图

q Sel[1]输出

选择输入

0a 01b 00

c 11

d

1

Sel[0]表1-1 真值表

五、重点、难点

d

a b c

件描述语言（Verilog HDL）两种方法来设计该逻辑电路。

其难点是要仿真出4选1数据选择器的波形，然后通过观测仿真波形，来验证该数据选择器的功能。

六、实验步骤

（一）原理图输入法的设计步骤：

（1）进入Windows 操作系统，双击Quartus II图标，启动软件。

1、单击File \ New Project Wizard菜单，输入文件名路径与设计项目的名字

mux41，点击finish, 完成设计项目建立。

点击Assignment \ Device菜单，选择器件（本设计选用cyclone 系列的

EP1C12Q240C8）。

2、启动菜单File \ New，选择Block Diagram/Schematic File，点OK，启动原理图编辑器。画出图1-1（具体方法见后面说明）。默认存盘名为mux41，保存。（2）设计的输入

1. 在原理图空白处双击，会出现元件选择对话框，在name处输入元件名，

点OK完成元件放置。依次放置4个三输入端与门（and3）、1个四输入端或门（or4），2个非门（not）器件、及6个输入端（input）、1个输入端（output）在原理图上；

2. 添加连线到器件的管脚上

把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画出连线,参照图1连好相应元件的输入、输出脚。

3.保存原理图

单击保存按钮。原理图文件出现在红色箭头所指的地方。

（3）编译

点击菜单栏上红色箭头所指的工具图标，完成编译。

图1-3 编译

编译没有错误可以进行仿真。点击 File \ New菜单。选择other files中的vector waveform file。画出输入波形，执行仿真命令，启动仿真并观察仿真波形，进行设计电路的功能验证。

点击开始仿真

图1-4 新建波形文件的选择对话框

（二）用Verilog HDL语言完成的设计步骤：

（1）、运行Quartus II软件，先建立一个新的项目。

;

（2）、启动File \ New菜单命令（如图1-5）

（3）、选择verilog hdl file，点击OK后，键入上面“二、实验内容”中的程序。

（4）、以默认文件名和路径保存。

（5）参照原理图输入设计进行仿真，并观察仿真波形，以验证所设计电路的功能。

七、实验报告要求

1. 对于原理图设计要求有设计过程。

2. 详细论述实验步骤。

八、实验注意事项

1. 使用原理图设计时，其文件名[mux41.gdf]要与仿真的波形文件名[mux41.vwf]相同，只是文件的后缀不同；使用Verilog HDL语言设计时，其文件名(m4_1.V)要与模块名[module m4_1( a, b, c, d, sel, q);]相同，且仿真的波形文件名[m4_1.vwf]也要相同。

2. 用原理图输入法和Verilog HDL语言两种方法所做的设计，一定要建两个不同的工程，最好放在不同的目录中，且目录名不要出现中文字符。

3.在Waveform Editor仿真时，应先在菜单选项的Edit/ Grid Size…中所弹出的对话框中将Grid Size:改为1.0us；并菜单选项的Edit/ End Time…中所弹出的对话框中将Grid Size改为100.0us，以方便观察、理解仿真得到的波形。

九、思考题

1. 如何用设计好的4选1数据选择器，来实现8选1数据选择器的设计（用原理图输入法来设计），试给出设计与仿真的结果。

2.谈谈使用原理图输入法和Verilog HDL语言设计两种方法的优劣心得。