VHDL课程设计模板

2009-20010年第1学期

VHDL

设计题目：

设计题号：

难度系数：

专业：

年级：

设计人：

学号：

设计指导：徐仲晖

平时成绩：

电路成绩：

报告成绩：

总成绩：

批阅人：徐仲晖

2009.12.06

一：设计目的（5分。得分：）

（1）设计XXXXXXXX电路；（0.5分）

（2）通过XXXXX分析，研究XXXXX特性；（命题定位内容0.5分）

（3）通过XXXXX分析，研究XXXXX特性；（待定）

（4）通过XXXXX分析，证明XXXXX定律的正确性；（待定）

（5）研究XXXX元器件在XXXXXXX电路中的作用；（待定）

（6）通过设计，熟练掌握XXXX元器件相关概念及其电路分析方法；（0.5分）（7）通过设计，熟练掌握XXXXXXX电路设计及仿真。（0.5分）

（8）通过设计，掌握需求，制定设计规范（0.5分）

二：设计原理（40分。得分：）

（1）英文说明书阅读摘要（10分。其中：提交原文1分，阅读摘要4分。得分：）：

The 74LS164 is a high speed 8-Bit Serial-In Parallel-Out Shift

Register. Serial data is entered through a 2-Input AND gate

synchronous with the LOW to HIGH transition of the clock. The

device features an asynchronous Master Reset which clears the

register setting all outputs LOW independent of the clock. It utilizes

the Schottky diode clamped process to achieve high speeds and is fully

compatible with all ON Semiconductor TTL products.

图82-1：图号取自于设计编号，注意格式

（2）电路组成描述（5分。其中：元器件名称1分，互连关系1分，作用1分。得分：）：

（3）电路原理描述（10分。其中：电路功能1分，层次关系1分，关键环节1分，术语规范2分。得分：）：

74ls164为8位串行入并行出移位寄存器,当清除端（CLEAR）为低电平时，输出端（QA－QH）均为低电平。串行数据输入端（A，B）可控制数据。当 A、B任意一个为低电平，则禁止新数据输入，在时钟端（CLOCK）脉冲上升沿作用下Q0 为低电平。当A、B 有一个为高电平，则另一个就允许输入数据，并在CLOCK 上升沿作用下决定Q0 的状态。

（4）真值表（5分。得分：）：

H－高电平 L－低电平 X－任意电平

↑－低到高电平跳变

QA0,QB0,QH0 －规定的稳态条件建立前的电平

QAn,QGn －时钟最近的↑前的电平。

（5）时序图绘制及描述（5分。得分：）：

仿真1

仿真二

fang san

（6）设计规范描述（5分。得分：）：

三：实体设计（10分。必须提交源文件。得分：）（1）工作区创建描述（1分。要求工作区名为学号+姓（拼音）得分：）：

（2）头文件描述（1分。得分：）：

（3）端口描述（2分。得分：）：

（4）行为、结构和数据流描述（3分。得分：）：

（5）器件选择依据及管脚分配（2分。得分：）：（6）设计完整性、准确性（2分。得分：）：

四：波形图绘制（10分）

（1）绘制依据（5分。得分：）：

（2）仿真参数设置描述（5分。得分：）：

五：仿真设置、结果及分析（30分，注：每个分析必须有仿真截图。

得分：）

仿真1结果分析：（0分）

仿真2结果分析：（5分）

仿真3结果分析：（10分）

仿真4结果分析：（可结合真值表、时序、应用分析15分）六：设计总结（5分。得分：）