第六讲-CMOS组合逻辑门与设计(朱平)
02-2.3 CMOS门电路
当EN=H时，传输门按下表工作
ui 0 1 2 3 4 TN √ √ √ √ TP √ √ √ √ uo 0 1 2 3 4
5 （V） 5 （V）
当EN=L时，两个MOS管 都截止，传输门不通，呈高阻。
C
TP
ui
uo
TN
UD
D
C
控制端
C
ui
T G
uo
C
G
控制端
CMOS逻辑门电路的系列
1 基本的CMOS—— 4000系列。 2 高速的CMOS——HC系列。 3 与TTL兼容的高速CMOS——HCT系列。
CMOS门电路功耗低，扇出数大，噪声容限大，开关速度与 TTL接近，易大规模集成，已成为数字集成电路的发展方向。
第六讲 CMOS门电路
1．CMOS非门
设VDD＞（VTN+|VTP|）， 且VTN=|VTP|
VDD
（1）当Vi =0V时，TN截止，
TP
TP导通。输出VO≈VDD。
VI
VO
TN
（2）当Vi =VDD时，TN导通，
TP截止，输出VO≈0V。
增强型场效应管
第六讲 CMOS门电路
1．CMOS非门
VDD
CMOS逻辑门电路主要参数的特点
1
VOH（min）=VDD； VOL（max）=0。
所以CMOS门电路的逻辑摆幅（即高低电平之差）较大。
2
阈值电压Vth约为VDD/2。 ViH（min）=VDD / 2
3 其高、低电平噪声容限约 VDD / 2 。
4 CMOS电路的功耗很小，一般小于1 mW/门； 5 因CMOS电路有极高的输入阻抗，故其扇出系数很大，达50
TP
CMOS组合逻辑门的设计
CMOS组合逻辑门的设计CMOS（互补金属氧化物半导体）是一种集成电路技术，由P型和N型MOS（金属氧化物半导体）组成。
CMOS技术被广泛应用于数字逻辑门的设计中。
本文将详细介绍CMOS组合逻辑门的设计过程。
组合逻辑门是一种不带有存储元件的数字电路，根据输入的状态产生相应的输出状态。
CMOS组合逻辑门由MOS场效应晶体管和电阻组成。
在CMOS技术中，MOS晶体管可以工作在两种模式下：通过模式和截止模式。
通过模式下的晶体管导通，截止模式下的晶体管断开。
CMOS逻辑门的设计过程通常包括以下步骤：1.需求分析：首先确定需要设计的逻辑门的功能和特性。
了解输入输出关系和逻辑表达式。
2.逻辑表达式转换：将逻辑表达式转换为布尔代数表达式。
根据布尔代数原理，使用布尔代数运算符对逻辑表达式进行化简和转化。
3.逻辑电路设计：根据逻辑表达式，使用MOS晶体管和电阻等元件设计逻辑电路。
4.原理图绘制：根据逻辑电路设计，使用电路设计软件绘制电路原理图。
将所需的逻辑门、晶体管和电阻等组件进行布局。
5.模拟仿真：使用电路设计软件进行模拟仿真，验证逻辑门的设计是否正确。
通过输入信号，验证输出信号是否符合逻辑表达式。
6.物理布局设计：根据电路原理图和仿真结果，进行逻辑门的物理布局设计。
确保信号传输的最佳路径和减小电路延迟。
7.版图布线：根据物理布局设计，进行电路的版图布线。
将各个组件进行布线，保证信号传输的稳定性和最短路径。
8.工艺制造：根据版图布线，转化为切割、离子注入或敏感处理等工艺制造步骤。
生产出需要的CMOS逻辑门。
CMOS技术在逻辑门设计中具有许多优点，如低功耗、高集成度、高噪声抑制能力等。
CMOS逻辑门由于其优势得到了广泛应用，如在微处理器、数字信号处理器和存储器中。
总之，CMOS组合逻辑门的设计过程包括需求分析、逻辑表达式转换、逻辑电路设计、原理图绘制、模拟仿真、物理布局设计、版图布线和工艺制造等步骤。
CMOS技术在逻辑门设计中具有优越性能，得到了广泛应用。
CMOS电路与逻辑设计
Latch up
减少发生Latch up效应的一般规则： 1. 每个衬底要有适当的衬底节点（或陷节点） 2. 每个衬底节点应接到传输电源的金属上 3. 衬底节点要尽量靠近所接的电源，以减小Rw和Rs的大小。 4. N型器件要靠近VSS，p型器件要靠近VDD。 5. 一个N型器件连接到VSS时，其P衬底也要接VSS 。一个P 型器件连接到VDD时，其N衬底也要接VDD 。 最容易发生Latch up的地方是在输入输出焊接区（I/O Pad） 结构中，因为那里会有大电流流过。统常I/O Pad由专门人员设 计。
2004.9
VLSI
版图与设计规则
集成电路的制造必然受到工艺技术水平的限制， 受到器件物理参数的制约，为了保证器件正确工作 和提高芯片的成品率，要求设计者在版图设计时遵 循一定的设计规则，这些设计规则直接由流片厂家 提供。设计规则（design rule）是版图设计和工艺 之间的接口。 设计规则可划分为4种主要类别： 最小宽度 最小间距 最小交叠
2004.9
VLSI
最小交叠
TSMC_0.35μ m CMOS工艺版图各层图形之间最小交叠
2004.9
VLSI
4.4 单位晶体管设计
单位晶体管：全定制版图设计的起点。单位晶体管是一个 具有规定宽长比（W/L）的晶体管，可以按要求在版图上复制。 一种单位晶体管是运用设计规则设计的最小尺寸MOS管， W=Wmin、L=Lmin。如图。 用最小尺寸晶体管理论上可以得到最高的集成度，但不一 定是每个电路的最好选择。 L n+/p+ W
2004.9
VLSI
AOI example1
out a b c
symbol
cmos组合逻辑
cmos组合逻辑CMOS组合逻辑CMOS组合逻辑是一种基于互补金属氧化物半导体（CMOS）技术的数字逻辑电路。
它由一系列的CMOS门电路组成，用于实现各种逻辑功能，如与门、或门、非门等。
CMOS组合逻辑具有低功耗、高噪声抑制能力和高集成度等优点，因此在现代集成电路设计中得到广泛应用。
CMOS组合逻辑的基本单元是CMOS门电路，它由一个PMOS （P型金属氧化物半导体）和一个NMOS（N型金属氧化物半导体）晶体管组成。
PMOS的源极连接到正电源，NMOS的源极连接到地，两个晶体管的栅极相连，构成了CMOS门电路的输入端，而两个晶体管的漏极相连，构成了CMOS门电路的输出端。
CMOS组合逻辑的输入信号通过CMOS门电路的输入端进入，经过晶体管的驱动，最终输出到CMOS门电路的输出端。
不同的CMOS门电路通过晶体管的连接方式和工作状态的不同，实现了不同的逻辑功能。
与门是CMOS组合逻辑中最简单的一种逻辑门电路，它有两个输入端和一个输出端。
当且仅当两个输入信号同时为高电平时，输出信号才为高电平；否则输出信号为低电平。
与门的输入信号经过NMOS晶体管的驱动，当且仅当两个输入信号同时为高电平时，NMOS晶体管导通，输出端为低电平；否则NMOS晶体管截止，输出端为高电平。
同时，PMOS晶体管的工作状态与NMOS晶体管相反，实现了逻辑功能的与运算。
与门的逻辑功能可以通过串联多个与门电路来实现更复杂的逻辑功能，如与非门、与或非门等。
与非门是由一个与门和一个非门组成的，当且仅当输入信号为低电平时，输出信号为高电平；否则输出信号为低电平。
与非门的输入信号经过与门的驱动，当两个输入信号同时为高电平时，与门的输出为低电平，通过非门的反向作用，最终输出端为高电平。
或门是CMOS组合逻辑中另一种常见的逻辑门电路，它有两个输入端和一个输出端。
当两个输入信号中至少一个为高电平时，输出信号为高电平；否则输出信号为低电平。
或门的实现与与门类似，只是晶体管的连接方式有所不同，通过调整晶体管的工作状态，实现逻辑功能的或运算。
实验2-CMOS组合逻辑电路设计
数字集成电路-实验2：VTC仿真
反相器:r=3
nand2
Ln=Lp /um
Wn /um
Wp /um
Ln=Lp /um
Wn /um
Wp A=B= /um 0->1
0.8
1*L
0.8
1
2*L
1
1.5
3*L
1.5
2
4*L
2
2.5
5*L
2.5
Vth
A=1, B=0->1
B=1, A=0->1
2பைடு நூலகம்
nand2 输入数据模式与延时之间的关系
数字集成电路-实验2：延时仿真
Ln=Lp /um 0.8
1 1.5 2 2.5
tpHL(ps)
Wn A=B=0- A=1,
/um
>1
B=0->1
1*L
B=1, A=0->1
2*L
3*L
4*L
5*L
A=B=1>0
tpLH (ps)
A=1, B=1->0
B=1, A=0->1
3
组合逻辑传输链的最小延时和尺寸优化
3、根据负载电容和第2级第3级门的特性，设 计X和Y的值，让整个组合逻辑链的延时最小。
已知：第一级反相器尺寸为：
WP/LP=？/？; WN/LN=？/？；
r=3
Vin(V) 2.5
cgn (fF) cgp (fF) C1(fF)
第1级inv的输入电容C1:
C1 (1 r) 1 Cgn 4Cgn
tpLH (ps)
1
1
第2级单个nand2的输入电容C2:
第3级单个nor2的输入电容C3:
CMOS组合逻辑门的设计
非门
电路结构
CMOS非门由一个反相器构成，输入与输出相反。
工作原理
当输入为高电平（V<sub>DD）时，PMOS管导通，NMOS管截止，输出为低电平（V<sub>SS）；当输入 为低电平（V<sub>SS）时，PMOS管截止，NMOS管导通，输出为高电平（V<sub>DD）。
03
CMOS组合逻辑门的性能优 化
硬件描述语言
Verilog
Verilog是一种用于描述数字系统的硬件描述语言，被广泛应 用于数字电路设计和FPGA开发等领域。Verilog具有简洁、 直观的语法，支持模块化设计和层次化结构。
VHDL
VHDL是一种由IEEE标准化的硬件描述语言，它具有严格的语 法规则和强大的描述能力，可以描述数字电路和系统的行为 和结构。VHDL支持多层次设计和模块化设计，方便进行仿真 和综合。
性能指标
延迟时间
CMOS逻辑门的输入变化到输出变 化的延迟时间。
功耗
CMOS逻辑门在运行过程中的能量 消耗。
噪声容限
CMOS逻辑门对于输入噪声的鲁棒 性。
驱动能力
CMOS逻辑门能够驱动的最大负载 电容。
优化方法
优化逻辑门设计
选择适当的工艺
减少不必要的输入和输出，优化逻辑功能实 现。
选用更优化的材料和工艺，如低k绝缘材料 和多晶硅。
挑战和机遇。
未来，CMOS组合逻辑门的设计 将朝着更高速、更低功耗、更高
可靠性的方向发展。
同时，CMOS组合逻辑门的设计 也将更加注重智能化、集成化和 灵活性，以满足各种复杂应用场
景的需求。
THANKS
设计实现
01
基于CMOS技术的组合逻辑门实现的基本原理是利用CMOS管的开关特性和传 输特性，通过组合不同的CMOS管来实现不同的逻辑功能。
第六章-CMOS组合逻辑门的设计(朱平)
F A B
0.5m/0.25m NMOS 0.75m /0.25m PMOS ① A，B :0→1 ② B=1，A:0→1 ③ A=1，B:0→1 weaker PUN
A
D M2 S D M1 S Cint
1
VGS2 = VA –VDS1 B VGS1 = VB
B A 2 6
4 12 4 12 6
OUT D A B C
C
D 2 A D 1 B
2 2C 2
CMOS组合逻辑门的设计. 13
•
确定NAND和NOR门中晶体管的尺寸
Rp 1 A Rn 2 B B
Rp 1 CL 2 B 2
Rp
Rp A
Cint
2
Rn A
Cint
Rn
1
Rn B
1
In3 In2
1
M3 1 M2 M1
CL
charged
M3
charged CL
C2 charged C1 charged
In1 01
延时取决于CL, C1和C2放电 所需要的时间
延时取决于CL放电所需要的 时间
CMOS组合逻辑门的设计. 20
4.
重组逻辑结构 – 可能降低对扇入的要求，从而减少门的延时
Rn A Rn B
CL
2.
Cint
由高到低的翻转
2个N管都导通，延时为 0.69(2Rn)CL
• •
增加串联的器件会使电路变慢，因而器件 必须设计得较宽以避免性能下降 对于NAND门，NMOS器件设计成2倍宽， PMOS器件不变
图6.8 两输入NAND 门的等效RC模型
CMOS组合逻辑门的设计. 11
CMOS组合逻辑门的设计
高噪声容限
CMOS电路对噪声干扰具有较强的 容忍度，因此具有较高的信号完整 性。
高速运行
CMOS电路的开关速度很快，可以 实现较高的工作频率。
低成本
CMOS电路的制作成本较低，并且 可以采用大规模量产的方式，使得 价格更加实惠。
03
CMOS组合逻辑门的设计 要素
输入和输出端口的设计
输入和输出端口是组合逻辑门的接口，需要根据应用需求进行合理设计。
案例四
• 总结词：基于不同输入/输出类型的CMOS门电路设计需要考虑不同的输入/输出类型的特点和限制，以确保 电路的性能和稳定性。
• 详细描述：CMOS门电路可以采用不同的输入/输出类型实现，如TTL、CMOS、ECL等。每种类型都有其特 点和限制，因此需要根据具体需求选择合适的类型。例如，TTL类型具有较高的速度和较低的功耗，但需要 较高的电压；CMOS类型具有较低的功耗和较高的稳定性，但速度较慢；ECL类型具有较高的速度和较低的 功耗，但需要特殊的信号电平。在设计基于不同输入/输出类型的CMOS门电路时，需要考虑这些特点和限 制，以实现最佳的性能和稳定性。
分类
组合逻辑门包括基本逻辑门（AND、OR、NOT）、复杂逻辑门（多输入门、 多输出门）和其他特殊门（如异或门、半加器等）。
组合逻辑门的基本功能
01
02
03
实现逻辑运算
组合逻辑门可以用于实现 各种基本的逻辑运算，如 与、或、非等。
组合逻辑函数
组合逻辑门可以用于实现 组合逻辑函数，即多个输 入决定一个输出的函数。
，实现复杂的逻辑功能。
在实现逻辑功能时，需要考虑电 路的复杂度、时序和功耗等因素
，以优化设计。
性能优化与功耗控制
性能优化是CMOS组合逻辑门设计 的重要环节，包括时序、功耗、面 积等方面。
CMOS Combinational Logic Circuits.ppt
面积 速度 能量 功率 抗噪声能力
静态互补CMOS电路
静态互补CMOS电路
由静态CMOS反相器扩展的电路
静态互补CMOS电路特点
每个门的稳态输出总是通过低阻连至VDD和GND 稳态时，门的输出值总是由电路所实现的布尔函数决定 与动态电路相反，动态电路的信号是暂时存储在电路节
动态特性
扇入时的设计技术 调整晶体管尺寸 逐级加大晶体管尺寸
tpHL 0.69 R1C1 R1 R2 C2 R1 R2 R3 C3 R1 R2 R3 R4 CL
R1 R2 R3 R4
重新安排晶体管次序
▪ 使关键路径上的延迟最低 ▪ In1为关键信号 ▪ In2=1，In3=1，In1: 0->1
传输管逻辑
稳定有效的传输管设计
传输门逻辑 由一个NMOS器件与一个PMOS器件并联构成 NMOS器件用于下拉，PMOS器件用于上拉
传输管逻辑
稳定有效的传输管设计
传输门逻辑
F AB AB
传输门XOR
传输管逻辑
传输管和传输门逻辑的性能
传输管逻辑
传输门链的延时
n
nn 1
tp (Vn ) 0.69 C Req k 0.69C Req k
A 1 0 or B 1 0; tpHL 0.69RpCL
tpHL A 0 1 and B 0 1; tpHL 0.69(2RN )CL
静态互补CMOS电路
动态特性
考虑内部节点电容的分布式RC模型 四输入NAND门的Elmore传播延时
tpHL 0.69 R1C1 R1 R2 C2 R1 R2 R3 C3 R1 R2 R3 R4 CL
静态互补CMOS电路
组合逻辑电路中的性能优化
cmos设计知识点总结
cmos设计知识点总结CMOS（Complementary Metal-Oxide-Semiconductor）技术是集成电路设计中常用的一种技术，它在数字电路和模拟电路中都有广泛的应用。
在CMOS设计中，有许多重要的知识点需要掌握，包括逻辑门的设计、时序分析、功耗优化、布线与布局等等。
本文将从这些方面对CMOS设计的知识点进行总结，希望对大家有所帮助。
1. CMOS逻辑门的设计CMOS逻辑门是CMOS电路设计中的基本单元，它由P型MOS和N型MOS管组成，具有低功耗、高集成度和稳定的特点。
在CMOS逻辑门的设计中，需要考虑到逻辑功能的实现、功耗的控制和延迟的优化。
常见的CMOS逻辑门包括与门、或门、非门、与非门等，它们的设计原理和优化方法有所不同。
在设计CMOS逻辑门时，需要注意电路的面积、延迟和功耗之间的权衡，以及布线与布局对电路性能的影响。
2. 时序分析时序分析是CMOS设计中非常重要的知识点，它涉及到时钟信号的分布、时钟抖动、时序约束、时序收敛等问题。
在CMOS设计中，时序分析通常涉及到时序图、时钟树、时序约束的设置、时序收敛的保证等方面。
合理的时序分析可以保证电路的正确功能和稳定性，同时也可以提高电路的工作频率和性能。
3. 功耗优化功耗优化是CMOS设计中的重要内容，它涉及到静态功耗、动态功耗和互联功耗的控制。
在CMOS设计中，需要考虑到电路工作状态的切换、电路中晶体管的阻值、互联线的电容等因素，以减小功耗。
常见的功耗优化方法包括逻辑优化、时钟树优化、电源管理、电源网格的设计等。
在设计CMOS电路时，需要根据具体的工艺和设计要求选择合适的功耗优化方法，以满足电路的功耗和性能要求。
4. 布局与布线布局与布线是CMOS设计中的重要环节，它涉及到电路的面积、延迟、功耗等方面。
在CMOS设计中，要考虑到晶体管的阻值、互联线的电容、信号的传输延迟等因素，合理地设计电路的布局和布线。
常见的布局与布线技术包括满格布局、折返式布线、网格电源布线、时钟树的布线等。
6.1CMOS组合逻辑门的设计
2007级
集成电路专业
黑龙江大学
2009-2010学年第二学期
《数字集成电路设计》
卜
丹
39
不对称（skewed）逻辑门的逻辑努力和本征延时
2007级
集成电路专业
黑龙江大学
2009-2010学年第二学期
《数字集成电路设计》
卜
丹
40
8.
•
CMOS逻辑门中的功耗
CMOS逻辑门功耗与下列因素相关 ： （1）器件尺寸 （2）输入和输出上升下降时间 （3）器件阈值和温度 （4）开关活动性密切相关。
gA=gB=4/3
2009-2010学年第二学期
gA=gB=5/3
《数字集成电路设计》 卜 丹 30
“与或非”门的逻辑努力和本征延时计算
2007级
集成电路专业
黑龙江大学
2009-2010学年第二学期
《数字集成电路设计》
卜
丹
31
•
扇出对延时的影响
反相器及二输入NAND门的延时与扇出的关系 •直线的斜率就是 该门的逻辑努力
tp0 — 反相器的本征延时 f — 等效扇出，外部负载和输入电容之间的比 又称为电气努力 p f=CL/Cin
—本征延时，代表该复合门和简单反相器的本征（即无负 载）延时的比，与晶体管尺寸无关
g
— 逻辑努力：是对于给定的负载，一个门的输入电容和与 它具有相同输出电流的反相器的输入电容的比
2007级
2
1
2007级
集成电路专业
19
4.
晶体管尺寸设计
2007级
集成电路专业
黑龙江大学
2009-2010学年第二学期
《数字集成电路设计》
cmos组合逻辑
cmos组合逻辑摘要：1.CMOS组合逻辑简介2.CMOS组合逻辑的优势3.CMOS组合逻辑的应用4.设计CMOS组合逻辑的步骤5.举例：如何设计一个简单的CMOS组合逻辑电路6.未来发展趋势和挑战正文：CMOS组合逻辑是计算机系统中不可或缺的一部分，它用于实现各种逻辑功能。
CMOS组合逻辑以其低功耗、高噪声容限和低成本等优势在电子领域广泛应用。
本文将介绍CMOS组合逻辑的基本概念、设计方法和实例。
一、CMOS组合逻辑简介CMOS（互补金属氧化物半导体）是一种制造技术，用于制造集成电路。
在组合逻辑电路中，CMOS技术可以实现逻辑门、触发器等基本元件。
CMOS 组合逻辑电路主要包括逻辑门、触发器、寄存器、计数器等部件，这些部件通过互连实现各种逻辑功能。
二、CMOS组合逻辑的优势1.低功耗：CMOS电路在静态和动态功耗方面都表现出较低的功耗，有利于实现节能型电子设备。
2.高噪声容限：CMOS电路具有较高的噪声容限，能在恶劣环境下稳定工作。
3.低成本：CMOS工艺制造成本相对较低，有利于降低电子产品整体成本。
4.集成度高：CMOS技术可以实现高密度的集成电路，提高电子设备的性能。
三、CMOS组合逻辑的应用CMOS组合逻辑广泛应用于计算机、通信、嵌入式等领域。
如：1.计算机：CPU、北桥、南桥等芯片中的逻辑部分；2.通信：数字信号处理、基带处理、信道编解码等；3.嵌入式：微控制器、FPGA、ASIC等。
四、设计CMOS组合逻辑的步骤1.确定设计需求：明确逻辑功能和性能指标；2.设计原理图：画出逻辑电路的原理图，包括逻辑门、触发器等；3.化简逻辑：使用布尔代数或卡诺图化简逻辑表达式；4.布局布线：根据设计要求进行布局布线；5.仿真验证：对设计进行仿真验证，检查是否满足性能指标；6.制作掩膜：根据设计布局制作掩膜，进行集成电路制造。
五、举例：如何设计一个简单的CMOS组合逻辑电路假设我们需要设计一个实现异或（XOR）功能的CMOS组合逻辑电路。
教案.第六讲 常用CMOS逻辑门电路及74LS系列TTL逻辑门电路
上一讲内容回顾：CMOS 反相器结构和工作原理+V DDB 1G 1D 1S 1u Au YT NT PB 2D 2S 2G 2VSS+-uGSNu +-GSPAY 0V+V DD u Au GSN|u GSP |T NT Pu Y 0V<U th(N)>|U th(P)|截止导通V DD V DD >U th(N)<|U th(P)|导通截止0V设U th(N)=2V ，U th(P)=-2V ，V DD =5V 。
T R ONPu Y +V DD V DD SN T P T R ONNu Y +V DD 0V SN T PAY导通导通截止截止u A =0V 时u A =V DD 时电压传输特性和电流传输特性i D ++V DDB 1G 1D 1S 1u I-u OT NT PB 2D 2S 2G 2V SSA BCDE FU th(N)V DDU THU th(P)U NLU NHu O / Vu I / VD A BC E Fi D /mAu I / VU TH电压传输特性电流传输特性1. 常用逻辑功能的CMOS 门电路 （一）CMOS 逻辑与非和或非门电路 ①与非门A B T N1T P1T N2T P2Y 0 00 11 01 1截通截通通通通截截通截截截截通通1110与非门u A+V DD +10VVSST P1T N1T P2T N2A B Y u Bu Y0101AB Y =AB Y②或非门或非门B A Y +=u A+V DD +10V V SS T P1T N1T N2T P2ABYu B u YA B T N1T P1T N2T P2Y 0 00 11 01 1截通截通通通通截截通截截截截通通1000ABY （二）CMOS 漏极开路输出门电路（OD 门） 为什么需要OD 门能否将普通2个及以上的CMOS 门电路的输出直接连在一起，进而实现“线与”！ 21Y Y Y =A B YC DY 1Y 2是否可以如此连接与应用10产生一个很大的电流 漏极开路输出CMOS 门电路（OD 门）AB Y AB Y =V R L V DD2DD1A BV SS用途：输出缓冲/驱动器；输出电平的变换；满足大功率负载电流的需要；实现线与逻辑。
CMOS组合逻辑门设计
Standard Cells
VDD
2-input NAND gate
VDD
B
A B
Out
A
GND
TJU. ASIC Center---Arnold Shi
复合门的版图设计
用棍棒图（Stick Diagrams）表示，不含具体尺 寸，只代表晶体管的相对位置
TJU. ASIC Center---Arnold Shi
CMOS NOR
B A A A+B A B 0 0 1 1 A B B 0 1 0 1 F 1 0 0 0
TJU. ASIC Center---Arnold Shi
互补CMOS复合门
B A C D OUT = !(D + A • (B + C)) A D B C
TJU. ASIC Center---Arnold Shi
… …
PUN 与 PDN 是对偶的网络结构
TJU. ASIC Center---Arnold Shi
关于PDN和PUN探讨
一个MOS管可以看作由栅信号控制的开关 PDN由NMOS构成；PUN由PMOS构成。因为NMOS产生“强0”而 PMOS器件产生“强1” NMOS串联相当于“与”逻辑，PMOS串联相当于“或”逻辑； NMOS并联相当于“或”逻辑，PMOS并联相当于“与”逻辑 根据De Morgan定理，一个互补的CMOS结构的上拉网络和 下拉网络构成对偶结构（dual networks） 互补的门本质上是反相的，只能实现NAND、NOR、XNOR、 NOT等功能，用单独一级实现非反相的布尔函数是不行的 实现一个具有N个输入的逻辑门需要2N个晶体管
fan-in
TJU. ASIC Center---Arnold Shi
cmos组合逻辑
cmos组合逻辑
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目录
1.CMOS 简介
2.CMOS 的工作原理
3.CMOS 的优点
4.CMOS 的应用领域
正文
CMOS（互补金属氧化物半导体）是一种广泛应用于集成电路制造的技术，它是由 nMOS（n 型金属氧化物半导体）和 pMOS（p 型金属氧化物半导体）两种技术组合而成的。
这种组合技术使得 CMOS 具有了低功耗、高噪声抑制能力和稳定性等优点，成为了现代电子设备中的主要逻辑门电路技术。
CMOS 的工作原理主要是通过 nMOS 和 pMOS 的结合来实现逻辑运算。
nMOS 是由 n 型半导体制成的，而 pMOS 则是由 p 型半导体制成的。
当 nMOS 和 pMOS 同时导通时，它们会形成一个低阻态，也就是逻辑“0”；当 nMOS 或 pMOS 导通时，它们会形成一个高阻态，也就是逻辑“1”。
这种简单的逻辑运算方式使得 CMOS 电路具有了很高的运算速度和精度。
CMOS 的优点主要体现在其低功耗、高噪声抑制能力和稳定性等方面。
由于 CMOS 电路中的 nMOS 和 pMOS 晶体管只有在输入电压达到一定值时才会导通，因此在静态状态下，CMOS 电路的功耗非常低，这使得 CMOS 电路特别适合用于低功耗设备和系统。
此外，CMOS 电路的高噪声抑制能力和稳定性也使得它在噪声环境和温度变化等恶劣条件下仍能保持良好
的工作性能。
CMOS 的应用领域非常广泛，它主要应用于集成电路制造、计算机系统、通信设备、汽车电子设备等领域。
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6.2 静态CMOS设计
• 静态CMOS – 每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上 – 同时在任何时候该门的输出即为该电路实现的布尔函数值
• 动态CMOS – 把信号值暂时存放在高阻抗电路节点的电容上 – 所形成的门比较简单且比较快速 – 对噪声敏感程度增加
• 本节讨论的静态电路类型的设计： – 互补CMOS – 有比逻辑(伪NMOS和DCVSL) – 传输管逻辑
VDD
A
B
AB
A
B A B
CMOS组合逻辑门的设计. 8
A
B
F
0
0
1
0
1
1
1
0
1
1
1
0
例6.2 CMOS复合门的综合
VDD
B A
C
D
A D
B
C
F D A( BC )
CMOS组合逻辑门的设计. 9
互补CMOS门的静态特性
• DC电压传输特性与数据输入模式有关
A M3 B
M4
A
VGS2 = VA –VDS1 B
2个N管都导通，延时为 0.69(2Rn)CL • 增加串联的器件会使电路变慢，因而器件
必须设计得较宽以避免性能下降
• 对于NAND门，NMOS器件设计成2倍宽， PMOS器件不变
例6.3 延时取决于输入模式
2输入NAND门
3
A=B=10
NMOS = 0.5m/0.25 m
2.5
PMOS = 0.75m/0.25m
估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数 据模式
CMOS组合逻辑门的设计. 12
思考题6.1 确定互补CMOS门中晶体管的尺寸
B 4 12
A 26 C 4 12
D 26
OUT D A B C
A2 D1
B 2C 2
CMOS组合逻辑门的设计. 13
• 确定NAND和NOR门中晶体管的尺寸
VGS1 = VB
M2D S
D M1
S
F AB Cint
3
0.5m/0.25m NMOS
0.75m /0.25m PMOS
2
1
weaker
PUN
① A，B :0→1 ② B=1，A:0→1 ③ A=1，B:0→1
0
0
1
2
①代表很强的上拉；②和③的PUN较弱 ②和③之间的差别主要来自于内部节点int的状态
A B
A
A B
A
B
B
(a) 串联
(b) 并联
PMOS逻辑规则：串联器件实现NOR操作，并联器件实现NAND操作
• PUN和PDN 是对偶网络
• 互补门在本质上是反相的 (NAND, NOR, XNOR)
• 实现一个具有N个输入的逻辑门所需要的晶体管数目为2N
CMOS组合逻辑门的设计. 7
例6.1 两输入NAND门
第6章 CMOS组合逻辑门的设计
本章重点
• 深入讨论CMOS逻辑系列——静态和动态、传输晶体管、无比和有 比逻辑
• 优化逻辑门的面积、速度、能量或稳定性 • 低功耗高性能的电路设计技术
CMOS组合逻辑门的设计. 2
6.1 引言
• 组合电路(非再生电路)的特点 • 时序电路(再生电路)的特点
Output = f(In)
Rp
Rp
1A
B1
Rn
CL
2B
2 Rn
Cint
A
Rp 2B
2
Rp
Cint
A
Rn 1
A
Rn
CL
B1
• 利用NAND实现比用NOR实现更好
CMOS组合逻辑门的设计. 14
扇入的考虑
R5 AB
R4 A
R3
B R2
C R1
D
R6 C
C3 C2 C1
R7
R8
DF
CLபைடு நூலகம்
分布RC模型 (Elmore延时)
tpHL = 0.69 (R1·C1+(R1+R2) ·C2 +(R1+R2+R3) ·C3+(R1+R2+R3+R4) ·CL)
注意：M1的电阻出现在所有项中，这使该器 件试图最小化延时的时候显得尤为重要
假设所有的NMOS器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)
CMOS组合逻辑门的设计. 15
例6.4 一个四输入互补CMOS NAND门
InN F(In1,In2,…InN)
In1
In2
PDN
InN
下拉网络：每当F(In1,In2,…InN) = 0时，它 将提供一条在输出和GND之间的通路
由NMOS管构成
CMOS组合逻辑门的设计. 5
在构成PUN和PDN网络时应当记住以下几点：
• 晶体管可以看成是由其栅信号控制的开关
• PDN由NMOS器件构成，而PUN由PMOS器件构成。理由是NMOS 管产生“强零”而PMOS管产生“强1”
Output = f(In, Previous In)
Combinational
In
Out Combinational
In
Logic
Out
Logic
Circuit
Circuit
State
(a)组合电路
(b)时序电路
• 评价一个逻辑门的设计指标 – 不同的应用会有不同的重点指标
CMOS组合逻辑门的设计. 3
• 噪声容限与输入模式有关(例题6.2)
CMOS组合逻辑门的设计. 10
互补CMOS门的传播延时
Rp
Rp
A
B
Rn
CL
A
Rn
Cint
B
图6.8 两输入 NAND门的等效RC
模型
CMOS组合逻辑门的设计. 11
• 传播延时也取决于输入模式
1. 由低到高的翻转
2个P管都导通，延时为 0.69(Rp/2)CL 只有1个P管导通，延时为 0.69RpCL 2. 由高到低的翻转
PUN
VDD
S
VDD
VDD
D
D
0 VDD
VGS
S
0 VDD - VTn
CL
CL
(a) 利用NMOS和PMOS开关下拉一个节点
PDN
D
VDD
VDD 0 CL
VGS
S
VDD |VTp| CL
S
D
(b) 利用NMOS和PMOS开关上拉一个节点
CMOS组合逻辑门的设计. 6
• NMOS逻辑规则：串联器件实现AND操作，并联器件实现OR操作
Voltage, V
2
CL = 10 fF
1.5
A=10, B=1
输入数据模式 延时(ps)
A=B=01
69
1
A=1,
A=1, B=01
62
0.5
B=10
A= 01, B=1
50
0
A=B=10
35
0 -0.5
100
200
300
400 A=1, B=10
76
time, psec
A= 10, B=1
57
CMOS组合逻辑门的设计. 4
6.2.1 互补CMOS
概念：
• 静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合 • PUN和PDN网络是以相互排斥的方式构成的 • 在稳定状态时输出节点总是一个低阻节点
VDD
由PMOS管构成
In1
In2
PUN
上拉网络：每当F(In1,In2,…InN) = 1时，它 将提供一条在输出和VDD之间的通路