分频器实验

实验一分频器设计

一、实验项目

分频器设计实验：利用QuatusII仿真实现分频器设计。

二、实验仪器及器件

计算机、USB－BLASTER下载线、数字系统实验箱、5V稳压电源。

三、实验目的

1、熟悉教学实验板的使用，初步了解掌握Verilog HDL语言和VHDL语言。

2、掌握分辨器原理，熟悉分频器的功用，学习分频器的设计、掌握用

Verilog HDL 或者VHDL 语言描述分频器的方法。

3、熟悉和掌握FPGA开发软件QuatusII的基本操作，用QuatusII编译Verilog

和VHDL语言。

4、掌握USB－BLASTER下载工具的安装、以及程序下载方法。

5、学会FPGA I/O引脚分配和实现过程。

四、实验要求及内容

1、首先下载给定的VHDL硬件描述语言编写的分频器示例程序，读懂程序，

编译并仔细观察在实验板上的现象。

2、在QuatusII平台上进行波形仿真。

3、扩展内容：设计分频电路得到3分频器、8分频器和32分频器。编写分

频器的Verilog 或VHDL代码，并仿真，同时给出3、8、32分频仿真波

形。

五、实验原理

一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率较高）进行分频。比如在进行流水灯、数码管动态扫描设计时不能直接使用系统时钟（太快而肉眼无法识别），或者需要进行通信时，由于通信速度不能太高（由不同的标准限定），这样就需要对系统时钟分频以得到较低频率的时钟。

分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。

在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。

偶数分频（2N）

偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。

奇数分频（2N+1）

使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为X/(2N+1)）。

得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，

最后将CLK1和CLK2相或之后输出，就可以得到占空比为50%的奇数分频器。原理图如下：

用Quartus II 得到的占空比为50%的9分频时钟输出信号outclk如下：

六、实验步骤：

（开始建立工程项目）

（1）在WINDOWS界面双击QuatusII图标，打开QuatusII软件,进入QuatusII开发环境；

（2）选择“File=>New Project Wizard”或Create a New Project ，出现如下向导对话框；

（3）点击Next>，弹出如下New Project Wizard对话框，填写Directory，Name, Top-Level Entity等项目。其中第一、第二、第三个文本框分别

是工程项目目录、项目名称和项目顶层设计实体的名称。

（4）设置好存储位置和项目名称后点击Next>，弹出出现添加工程文件的

对话框;

（5）在对话框中，我们可以导入已经存在的*.vhd、*.vhdl或*.verilogwen 文件（注：导入的文件名称需和项目名称一致），若原来己有文件，

可选择相应文件。

若需要导入已存在文件到当前项目中，则按照以下步骤操作;若无需导入文件则直接点击Next> , 跳过步骤（5）、（6）、（7），执行步骤（8）

（6）点击红色框选中的按钮，弹出窗口，选择要导入的文件，选中oushufenpin.vhd

（7）点击“打开”,File name:显示需要导入文件的位置：

（8）点击Add，将选中的文件添加到项目中;

（9）点击Next>，如下选择FPGA器件对话框，在Family下拉框中，根据需要选择一种型号的FPGA，比如CycloneII系列FPGA。然后在

“Available devices:”中根据需要的FPGA型号选择FPGA型号;

（10）选择器件类型-型号后，点击Next>，如下图，弹出其他EDA工具的对话框，由于我们使用Quartus Ⅱ的集成环境进行开发，因此不要作

任何改动。

（11）单击Next进入工程的信息总概对话框;

（12）单击Finish按钮就建立了一个空的工程项目;

（编辑设计文件）

（13）执行“File=>New”弹出新建文件对话框，Quartus Ⅱ支持6种设计输入法文件(Design Files): “AHDL File ”，是AHDL文本文件;

“Block Diagram/Schematic File ”，是流程图和原理图文件，简称原

理图文件;“EDIF File ”，是网表文件;“SOPC Builder System ”，是

可编程片上系统的编辑系统; “Verilog HDL File ”，是Verilog HDL

文本文件; “VHDL File ”，是VHDL文本文件。这里我们使用VHDL

语言，因此选择VHDL File。

（14）单击OK后，即建立一个空的原理图文件，在Quartus窗口的右方看到该文件（Vhdl.vhd）;

（15）执行File=> Save as命令，把它另存为文件名是“oushufenpin”（自己命名）的VHDL文件，文件后缀为.vhd。使该文件添加到刚建立的

工程目录中去。

（16）点击保存，则将当前的VHDL 文件保存至当前工程中，Quartus 窗口的右方看到该文件名为oushufenpin.vhd，并在该文件中写入工程

代码;