(整理)数电实验报告之集成触发器

数字逻辑与数字系统设计实验报告
——D、JK触发器与广告流水灯异步时序电路
VHDL语言仿真
学院电子工程学院
班级卓越001012班
学号00101201
姓名冉艳伟
实验时间2012.4.20
一．实验目的
1.了解集成触发器的工作原理。

2.对Quartus II 软件使用操作有初步的了解，能用该软件进行简单的VHDL语言编程与功能仿真
3、掌握VHDL设计实体的基本结构及文字规则。

二．实验仪器
1.计算机一台
2.万用表一块
3.直流稳压电源一台
4.数字电路实验板一台（含cyclone—II FPGA芯片）
5.数据下载线，JTAG连接线若干
三．实验内容
用VHDL代码输入的方法设计以下三个电路功能，并进行全程编译，执行功能和时序仿真。

1.用VHDL语言描述D触发器功能。

2.用VHDL语言描述JK触发器功能。

3.用VHDL语言描述以下功能：
用双D触发器74LS74和与非门74LS00设计一个广告流水灯同步时序电路，广告流水灯有四个灯，这四个灯始终是一暗三明且暗灯循环右移，其状态图如图5-11所示，图中¤表示灯亮，◎表示灯暗。

四．实验数据记录与处理
1. D触发器
1）VHDL语言
library ieee;
use ieee.std_logic_1164.all;
entity Dflipflop is
port(D,clock :in std_logic;
Q :out std_logic);
end Dflipflop;
architecture behavior of Dflipflop is
begin
Process (clock)
begin
if clock'event and clock='1' then
Q<=D;
end if;
end process;
end behavior;
2）功能仿真
建立波形文件，功能仿真结果如下：
3）时序仿真
建立波形文件，时序仿真结果如下：
2.JK触发器
1）VHDL语言
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY jkflipflop IS
PORT ( Clock : IN STD_LOGIC ;
J,K : IN STD_LOGIC ;
Q : OUT STD_LOGIC) ;
END jkflipflop ;
ARCHITECTURE Behavior OF jkflipflop IS
SIGNAL Q1: STD_LOGIC ;
BEGIN
PROCESS ( Clock )
BEGIN
IF Clock'EVENT AND Clock = '1' THEN
Q1 <= (J AND NOT Q1)OR(NOT K AND Q1);
END IF ;
Q <= Q1;
END PROCESS ;
END Behavior ;
2）功能仿真
建立波形文件，功能仿真结果如下
3）时序仿真
建立波形文件，时序仿真结果如下：
3. 广告流水灯
1）VHDL语言
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY fd2 IS
PORT ( Clock : IN STD_LOGIC ;
Q : OUT STD_LOGIC); END fd2 ;
ARCHITECTURE Behavior OF fd2 IS
SIGNAL D : STD_LOGIC ;
BEGIN
PROCESS ( Clock )
BEGIN
IF Clock'EVENT AND Clock = '1' THEN
D <= NOT D ;
END IF ;
Q <= D;
END PROCESS ;
END Behavior ;
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
PACKAGE fd2_package IS
COMPONENT fd2
PORT ( Clock : IN STD_LOGIC ;
Q : OUT STD_LOGIC);
END COMPONENT ;
END fd2_package;
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
LIBRARY work ;
USE work.fd2_package.all;
ENTITY fd4 IS
PORT ( Clock : IN STD_LOGIC ;
Q0,Q1 : OUT STD_LOGIC); END fd4 ;
ARCHITECTURE Structure OF fd4 IS
SIGNAL W : STD_LOGIC ;
BEGIN
S0: fd2 PORT MAP( CLOCK, W );
Q0 <= W;
S1: fd2 PORT MAP( W, Q1 );
END Structure ;
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
PACKAGE fd4_package IS
COMPONENT fd4
PORT ( Clock : IN STD_LOGIC ;
Q0,Q1 : OUT STD_LOGIC);
END COMPONENT ;
END fd4_package;
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
LIBRARY work ;
USE work.fd4_package.all;
ENTITY liushuideng IS
PORT ( Clock : IN STD_LOGIC ;
Q0,Q1 : OUT STD_LOGIC ;
L : OUT STD_LOGIC_VECTOR(0 TO 3)); END liushuideng ;
ARCHITECTURE Structure OF liushuideng IS SIGNAL W0,W1 : STD_LOGIC ;
BEGIN
S0: fd4 PORT MAP( CLOCK, W0, W1 );
Q0<= W0;
Q1<= W1;
L(0)<= (NOT W0) OR (NOT W1);
L(1)<= W0 OR (NOT W1);
L(2)<= (NOT W0) OR W1;
L(3)<= W0 OR W1;
END Structure ;
2）功能仿真
建立波形文件，功能仿真结果如下
3）时序仿真
建立波形文件，时序仿真结果如下：。