Layout(集成电路版图)注意事项及技巧总结
画layout流程及注意事项
画layout流程
任敏2011-01-17
一、准备工作
1.了解曝光场区大小、封装尺寸、划片槽尺寸，确定layout大小和排列。
2.构思整体版图，划分层次和模块。
层次一定要清晰，模块要合理，按对称结构划分，要
便于修改
3.熟悉设计规则
4.将design grid改至0.1um！（一定要注意。
我们的版图用不着0.001um的grid）
5.几个人分工画的时候，一定要先统一设置，避免拼接版图时出现问题。
二、Layout注意事项
1.图形尺寸和坐标尽量用整数，多用ctrl+E命令直接设定图形坐标
2.不要用merge命令，特别是不规则图形
3.注意倒角设计，特别是pbody版
4.pad大小应满足打线要求。
Pad坐标尽量用整数
5.考虑金属和场氧的过刻蚀
6.每次修改注意存档
三、Layout检查和信息整理（按步骤进行）
1.结合工艺，检查layout设计是否有不合理的。
2.加logo和版图编号
3.将几个版图拼成一个版图，注意留够划片槽。
插入版图时用Xrefcell，方便修改。
4.drc检查。
根据design rule编写drc检查规则。
并增加检查拼接缝隙的drc规则。
5.将坐标原点放在左下角。
注意检查是否所有版图都在第一象限。
6.填写版图信息和pad信息。
填chipsize时注意是否包含划片槽。
Layout(集成电路版图)注意事项及技巧总结材料
Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
版图LAYOUT布局经验总结94条
layout布局经验总结布局前的准备:1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.2 Cell名称不能以数字开头.否则无法做DRACULA检查.3 布局前考虑好出PIN的方向和位置4 布局前分析电路，完成同一功能的MOS管画在一起5 对两层金属走向预先订好。
一个图中栅的走向尽量一致，不要有横有竖。
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.7 在正确的路径下(一般是进到~/opus)打开icfb.8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.9 将不同电位的N井找出来.布局时注意:10 更改原理图后一定记得check and save11 完成每个cell后要归原点12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。
一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE 之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。
画DEVICE后从EXTRACTED中看参数检验对错。
对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关).13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。
14 尽量用最上层金属接出PIN。
15 接出去的线拉到cell边缘,布局时记得留出走线空间.16 金属连线不宜过长；17 电容一般最后画，在空档处拼凑。
18 小尺寸的mos管孔可以少打一点.19 LABEL标识元件时不要用y0层，mapfile不认。
初学PCB Layout注意事项
一．Layout 注意事项1.原理图正确，网络正确；封装正确; PCB元件编号，一定要按原理图的编号。
（电容封装要求：≥4.7uf,0603封装; ≥10uf,0805封装;）.2.布局：1）USB头，LED灯，开关，SATA座及特殊要求元件等先定好位置(不能因好走线而变更)。
主控尽量靠近USB头，电感/滤波C靠近主控PIN脚，晶振也尽量靠近主控且与周边元件预留位置利于放置。
（FLASH,TF卡尽量居中放置，多个FLASH方向最好一致）2）优先考虑USB差分线空间方向（满足等长平行）;再考虑数据线D0---D7空间方向（尽量平行，等长，等间距）预留足够空间走线，再根据主控和FLASH位置确定其周边元件位置。
3）LDO电源IC及周边元件尽量靠近，电感，电容靠近电源IC PIN脚且放置COPPER加多孔。
电感或磁珠中间不能有地穿过(加keepout)。
电源尽量走第三层，布局时考虑各电源走线分割。
4）当FALSH用ULGA52 ULGA60 或BGA132 BGA152，要考虑是否共LAYOUT;3.设置：层设置（差分线下层设置为地层），线宽，间距设置，差分线≥8mil,信号线≥6mil,铜皮间距≥12mi l,一块板中最多有两种孔（24/16mil;20/12mil）。
{BGA内走线≥3.5mil，孔16/8mil}4.注意电源1.8V,3.3V走线处理，1.8V走线12mil(0.3048MM)以上且尽量不打孔，3.3V走16mil(0.4MM)以上，5V走线24mil(0.6MM), 3.3V要先经滤波C后再分流出去。
5V走线尽量最短经过滤波再分流出去。
电源线尽量不走平行线且尽量走线最短且圆弧走线。
3.3V滤波出来供电有瓶颈时主控和FLASH要分开供电，避免一个点取电。
5.地线处理，最少打两个地孔并能与大面积地相连，板边尽量包地。
U盘：1）SM3257主控22/41PIN,C1/C2/C3滤波地尽量引出并与大面积地USB头GND相连，FLSH(TSOP48)PIN13/36GND也尽量粗的与主地连接。
layout的经验总结（中文）
layout的经验总结（中文）layout布局经验准备工作:（1）查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.补充：此条似乎是根据具体工艺确定的，并不绝对，大家可以根据自己的工艺和Pcell具体确认，应该让你确定的格点最好和Pcell中使用的一致。
（2）Cell名称不能以数字开头.否则无法做DRACULA检查.（3）布局前考虑好出PIN的方向和位置。
补充：大家在初步确认pad的位置之后，最好先出一个pad坐标给封装厂仿真一下，免得最后不行返工。
（4）布局前分析电路，完成同一功能的MOS管画在一起（5）对两层金属走向预先订好。
一个图中栅的走向尽量一致，不要有横有竖。
补充：如若无法办到，至少需要匹配的栅走向一定要一致，一个cell中的栅走向要尽量一致。
（6）对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点。
补充：电路设计对于管子最好用四端器件，某些类型的电阻用三端器件，这样可以通过验证来区分不同的vdd和gnd（7）在正确的路径下(一般是进到~/opus)打开icfb.（8）更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错。
补充：最好每个library独立，虽然浪费点空间，但是不宜出错（9）将不同电位的N井找出来.补充：虽然可以通过验证区分，但是先找出来，可以避免最后验证时不好改版图。
布局时注意:（10）更改原理图后一定记得check and save。
（11）完成每个cell后要归原点补充：原点可以与物理图层相交或者相切，即从原点的x和y轴两条线看过去，线上都要有图形。
如果不这样的话，可能导致最后的整体版图时期间边框冲出芯片的尺寸范围，会给跟mask厂的沟通带来麻烦。
（12）DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。
layout布局经验总结
布局前的准备:1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.2 Cell名称不能以数字开头.否则无法做DRACULA检查.3 布局前考虑好出PIN的方向和位置4 布局前分析电路，完成同一功能的MOS管画在一起5 对两层金属走向预先订好。
一个图中栅的走向尽量一致，不要有横有竖。
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.7 在正确的路径下(一般是进到~/opus)打开icfb.8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.9 将不同电位的N井找出来.布局时注意:10 更改原理图后一定记得check and save11 完成每个cell后要归原点12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。
一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间[转帖]layout布局经验总结[ICISEE论坛]/bbs/dispbbs.asp?BoardID=36&id=1012（第1／8 页）2006-7-17 16:01:33[转帖]layout布局经验总结[ICISEE论坛]留出空隙)再连线。
画DEVICE后从EXTRACTED中看参数检验对错。
对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关).13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。
14 尽量用最上层金属接出PIN。
15 接出去的线拉到cell边缘,布局时记得留出走线空间.16 金属连线不宜过长；17 电容一般最后画，在空档处拼凑。
layout注意事项
Layout注意问题一：ESD 器件由于ESD器件选择和摆放位置同具体的产品相关，下面是一些通用规则：1．让元器件尽量远离板边。
2．敏感线（Reset，PBINT）走板内层不要太靠近板边；RTC部分电路不要靠近板边。
3．可能的话，PCB四周保留一圈露铜的地线。
4. ESD器件接地良好，直接（通过VIA）连接到地平面。
5. 受保护的信号线保证先通过ESD器件，路径尽量短。
二：天线13MHz泄漏，会导致其谐波所在的Channel: Chan5, Chan70，Chan521、586、651、716、781、846等灵敏度明显下降；13MHz相关线需要充分屏蔽。
一般FPC和LCDM离天线较近，容易产生干扰，对FPC上的线需要采取滤波（RC 滤波）措施和屏蔽FPC，并可靠接地。
靠近天线部分的板上线（不管什么类型）尽量要走到内层或采取一定的屏蔽措施，来降低其辐射。
（板内的其他信号可能耦合到走在表层的信号线上，产生辐射干扰。
）三．LCD注意FPC连接器的信号定义：音频信号线最好两边有地线保护；音频信号线与电平变换频繁的信号线要有足够间距；FPC上的时钟信号及其他电平变换频繁的信号要有地线保护减少EMI影响；LCD的数据线格式是否和BB芯片匹配？例如i80或M68在时序上要求不一致等问题。
设计中对LCM 上的JPEG IC时钟信号的频率，幅值要满足需求。
如果时钟幅度不够可能导致JPEG不工作或不正常；注意Camera的输入时钟对Preview的影响，通常较高的Preview刷新帧数要求时钟频率高。
布局上，升压电路远离天线；音频器件和音频走线；给Camera供电的LDO靠近Camera放置；主板上Hall器件的位置要恰当，不能对应上盖LCD屏的位置，否则上盖的磁铁不能正对着Hall器件。
四．音频设计PCB布局音频器件远离天线、RF、数字部分，防止天线辐射对音频器件（音频功放等）的干扰；如果靠的很近，应该考虑使用屏蔽罩。
ic layout总结汇报
ic layout总结汇报IC布局（IC Layout）是指将电子元器件、电路核心等按照设计要求进行布局、布线的过程。
IC布局是集成电路设计的关键环节，直接影响芯片的性能和可靠性。
因此，合理的IC布局对于提高芯片的性能、降低功耗、提高可靠性等方面都具有重要作用。
在IC布局过程中，需要考虑以下几个方面：1. 功能分区：将芯片按照功能模块进行合理的分区划分，不同模块之间应尽量减小电气和热学的干扰。
合理的功能分区有助于提高芯片的性能和降低功耗。
2. 电源线布局：稳定的电源供应是芯片正常工作的基础，因此在IC布局中，需要合理布置电源线路，确保电源的稳定性和可靠性。
3. 时钟布局：时钟信号是决定芯片工作时序和稳定性的关键信号，因此在IC布局中，需要将时钟线路布置得尽可能短，减小时钟信号的延迟和抖动。
4. 信号线布局：信号线路的布局直接影响芯片的性能和抗干扰能力。
在IC布局中，需要合理布置信号线路，减小信号线的串扰、噪声和延迟。
5. 热管理：芯片在工作过程中会产生大量的热量，合理的散热设计对于保证芯片的可靠性和性能至关重要。
因此，在IC布局中需要合理布置散热器件、散热通道等，提高芯片的散热效果。
6. 硬件资源利用：在IC布局中，需要合理利用硬件资源，减小芯片的面积和功耗。
因此，可以通过减小电路的面积、增加电路的共享和复用等方式来优化IC布局。
7. 良率优化：良率是衡量芯片制造质量的重要指标之一，在IC布局中，需要考虑到制造工艺的限制，合理布局芯片的电路和器件，降低芯片的制造缺陷和故障率，提高芯片的良率。
综上所述，IC布局是集成电路设计中的重要环节，直接影响芯片的性能、功耗、可靠性和制造质量。
合理的IC布局能够提高芯片的性能、降低功耗、提高可靠性和制造良率。
因此，在IC布局过程中，需要考虑功能分区、电源线布局、时钟布局、信号线布局、热管理、硬件资源利用和良率优化等方面，以实现最佳的布局效果。
集成电路版图布图注意要点
一、可能需要调整的参数，注意要在版图中加入DUMMY的元件，以备今后调整的需要。
二、可能需要测试的结点，要在合适的位置加入测试的PAD点。
三、先确定好端口名称和端口顺序，按合理PCB布图的需要，排好端口，定好封装。
四、依据确定的封装和端口顺序，理清模块内外的具有强干扰能力的结点和怕被干扰的结点；布线时做好隔离和区别对待，一般用接地铝条夹道隔离或者改为上层金属跳线连接，减少与下层金属的并行长度，尽量加大与下层金属的间距，有交叉的点尽量做垂直交叉。
五、模块内N管和P管的沟道长度和宽度方向要一致，模块与模块之间也要保持方向一致。
六、OP内部的排布1、内部要保证差分对管的XY方向的匹配或者叫交叉匹配；2、电流镜要保证偏置支路和镜像支路的X方向匹配，左右两边做好DUMMY；3、电流沉要保证偏置支路和镜像支路的X方向匹配，左右两边做好DUMMY；4、电流镜和电流沉的元件要集中摆放；5、N管和P管的沟道长度和宽度方向要一致；6、OP的镜像电流要以电流线接入；禁止电压线接入；7、输入和输出尽量按从左至右的原则，使输出端尽量远离输入端；8、输入或输出要确定频率，是高频时，要做好夹道隔离或者跳线连接。
9、做沟道的POLY区域，禁止铝线跨过。
10、差分对管、电流镜、电流沉等需要匹配设计的部分要单独隔离，减少相互间的干扰。
七、需要精密匹配的电阻，要做好X方向的匹配，常用的是ABAB ABBA 等，左右两边要加好DUMMY POLY做好边缘环境的匹配。
八、大模块的摆放，按分离安静程度不一的模块的原则，和贴近封装端口的原则来排布。
较安静易受干扰的模块要远离开关管、推动模块，逻辑处理模块和一些有强干扰特性的结点和连线。
特性相同的模块要集中摆放。
九、地线处理要严格区分大电流功率地、模拟地、数字地；PAD处理上尽量分开设计，但最好靠近摆放，方便封装邦线。
十、电源线、地线和开关使用的大电流线等，要依据电流大小推算确定线条宽度；原则上，线条电流能力要大于有效值电流要求，接近峰值电流要求。
LAYOUT应注意事项
LAYOUT應注意事項：1.如果兩個銲點之間，只走一條線，應儘量走在中間，以減少短路的機會。
2.繞線時，除非不得已的情況下，不要走90度角，容易造成斷裂。
3.繞完線後，儘可能使用淚滴，以增加線與銲點的接觸面，接觸面積愈大則線愈不容易斷裂。
4.繞線距離板邊，最少不要低於0.5MM，以免成型時將線截斷。
5.文字面避免放在銲點上面，將參考位置放在實體物面積之外。
6.注意FPC要折彎或擺動之處，必須儘量設計不要太硬，不要舖太多的銅，使其具有良好的耐折性。
7.導線的寬度：銅導線的寬度關係到耐電流和溫昇，所以盡量使用寬一點的導體較佳)。
通常信號用0.8mm寬，電源用1.5mm以上。
必要時可以加大或減小。
太細的線製作容易導致失敗。
8.焊點不要太小以免脫落，孔徑可以設成0.5mm以利鑽孔時的定位。
如果你技術好，可以直接設成要鑽孔的孔徑，這樣子銅箔比較不容易突起，但是相對鑽孔定位會差一點，要是鑽歪了，焊點內會有留白。
9：零件排列时各部份电路盡可能排列在一起，走线盡可能短。
10：IC地去耦电容应尽可能的靠近IC脚以增加效果。
11：如果两条线路之间的电压差较大时需注意安全间距。
12：要考量每条回路的电流大小，即发热状况来决定铜箔粗细。
13：线路拐角时尽量部要有锐角，直角最好用钝角和圆弧。
14：对高频电路而言，两条线路最好不要平行走太长，以减少分布电容的影响，一般采取顶层底层众项的方式。
15：高频电路须考量地线的高频阻抗，一般采用大面積接地的方式，各点就近接地，减小地线的电感份量，讓各接地点的电位相近。
16：高频电路的走线要粗而短，减小因走线太长而产生的电感及高频阻抗对电路的影响。
17：零件排列时，一般要把同类零件排在一起，盡量整齐，对有极性的元件盡可能的方向一致，降低淺在的生产成本。
18：对RF机种而言，电源部份的零件盡量遠离接收板，以减少干擾。
19：对TF机种而言，发射器应盡可能离PIR远一些，以减少发射时对PIR造成的干扰。
Layout注意事项
LAYOUT 注意事項
1、 首先看专案工程师邮件中的注意事项和要求，一般情况下要严格遵守，做不到时要提出
2、 机构中的零件摆放位置、层面、限高、禁布区、钻孔、零件方向等标识，要看清楚，放
要注意，有疑问的地方要提出来
3、新的零件在做封装时，不但要看规格书，最好要有实物对照，因为有时规格书推荐的值并
定很适当
4、PCB Layout 好后，最好做成拼版方式（因为以后如果采购换PCB厂商做板，板都是相同的
网不用换），加上Mark点、板边，V-CUT标识，方便生产。
5、Layout中有个表格，里面的信息要填好，最好做上版本记录，方便以后自己查看。
6、主机板的Layout中 排插一般要加上功能的名称，如CON1是MIC等，背板的有些不用加，看具体要求
7、背板的接线端子要加上相应的信号名称，如DOOR，GND等
8、板的四个角一般做成倒圆角 或直角，方便过回流炉和防止拿板时伤害
9、PCB布局和走线时，相同区块集中放置，注意开关电源要防干扰，线宽要满足电流要求。
图像、时钟等网络要防干扰，加GND防护
10、Layout完成后，要再逐项确认以上的注意事项，最后要用原档的DSN再重新生成新的PCB
File，与你完成的PCB Layout做ECO比较，看有何种差异。
有些不用加，看具体要求
要求。
声音、
的PCB
要提出来
楚，放置元件
的值并不一
相同的，钢己查看。
集成电路版图技巧总结
集成电路版图技巧总结1、对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。
因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。
对于要求比较高的敏感线，则需要做屏蔽。
具体的方法是，在它的上下左右都连金属线，这些线接地。
比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。
等于把它像电缆一样包起来。
2、匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。
比如1：8的匹配，则可以做成33的矩阵，“1”的放在正中间，“8”的放在四周。
这样就是中心对称。
如果是2：5的匹配，则可以安排成AABABAA的矩阵。
需要匹配和对称的电路器件，摆放方向必须一致。
周围环境尽量一致。
3、噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。
N mos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。
Pdiff接低电位。
Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。
Ndiff接高电位。
在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。
电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。
各种器件，包括管子，电容，电感，电阻都要接体电位。
如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。
4、版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。
常见的对称实现方式：一般的，画好一半，折到另一半去，复制实现两边的对称。
如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。
layout学习与注意事项
假设说一条金属3层的线出现了antenna。
就是说连到gate上的金属3层的面积超过了范围。
解决的办法就是将金属3层的面积缩小。
保持最小线宽，缩短长度。
将这条线截成两段，往高层（4，5，6...）跳。
在工艺生产金属3层时，这两段是断开的，因为高层的金属还没做。
这样连到gate上的金属3层的面积就变小了。
但是如果往低层（1,2）跳，在生产金属3层时，这两段通过低层金属连接在一起，其中一段金属积累的电荷会向另一段传递，从而又积累到gate上。
因此，往低层跳没解决问题。
所以跳层只往上跳，产生antenna要有两个基本条件: 1，antenna报错的metal连接到了poly上。
2，antenna报错的metal 面积比相对应poly 的面积大，超过了design rule. antenna的是制造metal连线的过程(印象中是etch这一步)中导致的metal电贺积聚，每次生产完这一层metal还会进行清洗，这一步会释放掉本层以及一下层所带电贺，以此类推。
所以，这个只是制造过程中的一个阶段性的产物，能够在制造这一层的时候避免掉就OK.比如Antenna现象是由于Metal 2比gate poly面积大太多倍，那么我在Metal 2靠近gate的地方切断这根Metal 2向上跳了两层用Metal 4再将其连接起来，这样在制造Metal 2的时候就只有一小段Metal 2是和gate poly连接的，其余部分呢只有到了Metal 4造好后才会连起来，那时候Metal 2上面的电贺早释放了，当然也就不会有影响了。
金属线是为了传输电流，因此主要需要从解决和减小它的（寄生）电阻、（寄生）电容方面下多做考虑。
（寄生）电感一般忽略，高频电路除外。
这主要从两个方面分析解决：1.电路方面A、如果所用金属线，主要是流过电流（如电流镜MOS管的漏极连线、功率MOS管的漏极等）。
在这种情况下金属连线的寄生电阻越小越好，此时需要金属导线尽可能的宽，以减少寄生电阻，降低导线压降IR。
LAYOUT注意事项
LAYOUT注意事項1.拉線時千萬不能用自動避線的功能(除了BGA IC內),且要在GRID上.2.拉線時一定要預留測點VIA.3.走線時要注意跨切割的問題(切割線可以微調).4.一般在走線時, I/O Port, CLK區域(切割區)不可將不相關的信號線走入.5.CLK IC 要預留衛兵電容,在缺口處兩邊各一個.6.CLK 信號要從電容端拉出不可從電阻端,繞線也必頇過電容之後繞.B,LAN….等等,有+/-的信號必頇平行且儘量等長.8.POWER信號主幹線一定要保持MIN_LINE_WIDTH的寬度,支線頇問過才能變細.9.POWER PIN 打VIA的線要儘量短10.0603的零件中間不能走線..11.走線時不要打太多VIA,也不要有太多無用的轉角,儘量平整走線.12.D ifferential Pair 在走線時要推到最小的Spacing,轉角時也一樣.13.換角位一定要RUN 出BACKANNO.SWP傳回台北重新NETIN.14.微調零件時請用GRID 5.15.走線時為了讓走線順可以微調零件若移動大或頇移動CONNECTOR時一定要先問過.16.走線時若發現零件有重疊時請順便調整好.17.拉完線在做MISSING NET前請記得將NO_RAT的NET OFF掉,並且做VCC,GND PLANE的SHAPE處理(ROUTE/AUTO SPLIT PLANES),以免有POWER PIN沒拉.18.B RD完成的定義:NO DRC, NO MISSING NET.19.加測點時要注意有繞線的NET必頇保持原來的長度範圍(北橋到CPU, 北橋到DDR,IDE,AGP,HUB LINK,CLK)CLK的測點要加在尾端.,BGA內不可加測點20.排零件時要考慮整齊及美觀並注意限高區.21.D IP 電容只能上,下擇一或左,右擇一.22.處理文字面時要注意不能放在VIA及光學點上23.文字面字體一般用2號(密), 3號(疏),而JUMPER,CONN,IC 請用4號以上24.R OUTINR時要ON GRID, SILDE時不能用GRIDLESS(DIFFERENTIAL PAIR除外).。
Layout几点经验学习
Layout几点经验学习1、输入端与输出端的边线应避免相邻平行，以免产生反射干扰。
必要时应加地线隔离；两相邻层的布线要互相垂直，平行容易产生寄生耦合。
2、地线＞电源线＞信号线，通常信号线宽为：8mil～12mil；电源线为50mil～100mil。
对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)3、可以用一些孤岛铜，然后将其连接到地平面上。
4、在PCB板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。
数字地与模拟地有一点短接，请注意，只有一个连接点。
也有在PCB上不共地的，这由系统设计来决定。
5、实在没地方布线，可考虑布在VCC层，其次考虑GND层。
6、标准元器件两腿之间的距离为100mil(2.54mm),所以网格系统的基础一般就定为100mil(2.54 mm)或小于100mil的整倍数，如：50mil、25mil、20mil等。
一般布局时选择50mil网格，布线选择5mil网格，孔距和器件距离设为25mil（让器件之间可以走线）7、我认为，蛇形走线就是单单为了长度匹配！！电感，滤波我觉得不会用这么笨的方法。
8、板边的铺铜要距离板边20mil。
9、PCB 板上延时为0.167ns/inch.。
但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。
10、线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。
11、PCB板上的走线可等效为串联和并联的电容、电阻和电感结构。
串联电阻的典型值0.25-0.55ohms/英尺。
并联电阻阻值通常很高12、如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。
工作频率在50MHz布线长度应不大于1.5英寸。
如果工作频率达到或超过75MHz布线长度应在1英寸。
13、RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。
Layout(集成电路版图)注意事项及技巧总结教案资料
L a y o u t(集成电路版图)注意事项及技巧总结Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、layout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
Layout注意事项
Layout注意事项（不断添加中）1,走线尽量走直线，少弯折Better poor2,走线拒绝直角或锐角Better poor3,T型线的走法：Better poor4,信号线请不要无故绕远走，这样会增加走线的长度5，换层via不易过多（高速信号线via以不大于2个为佳，普通信号线via数尽量不要大于pin数），且换层不宜过快。
(下图跳层太快)Poor6，高速信号线在换层时要伴GND via(如下图)Better7,differential pair 一对线之间的间距要始终保持一致BetterpoorBetter poor5mil 5mil 5mil 5mil8mil5mil8, 小型电阻电容两pin之间不要穿线Poor9,一般每个GND pin要打一个gnd via，不要几个pin共享一个via，大pin要打两个以上Better poor10,转电压时: 1via(big)=2via(small)=40mil(shape)=1A.且在电压转换时，GND via数量要取决于power via,两都要大致相当。
Gnd via=power via11，shape 要铺的平整美观，且shape不要离其它pin太近，以防短路。
Better poor12,电源要先过Bypass电容再过IC pin脚Better poor13,GND via 要靠近pin脚打，不要拉的太远Better poor14，IC相邻两pin如有相连关系，则应拉出pin再连，不可在两pin 内侧直接相连Better poor 15，多条走线一起换层via要打的整齐美观Better poor16,打via时要照顾到内层plane的宽度要求Better poor17,非大电流之power和GND走线宽20mil以上。
如果IC pin的宽度小于20，则与pin同宽即可。
18,讯号线要先经过电阻电容再到connector pinBetter poor19,BGA打via要有技巧，不要堵塞其它层的走线或打碎内层plane, 如下图OK20,重要信号线不能走在转电压器件（如大电感、chock）等零件下方，这些零件下方也不要打其它viaBetter poor21，Crystal要包地，并打gnd via,如下图OK22，Audio 区域不允许穿插其它信号线（任何一层都不允许）23,当boardfile中有铺动态shape时，记得Dynamic fill这个选项一定要选中smooth，不然即使短路也不会产生drc24, 走线注意不要让防焊造成短路（下图兰色为防焊）且线距防焊、防焊距防焊至少3mil以上。
layout总结
Layout总结1、Layout的布局1）要注意电源的振荡电路布局要尽量的紧凑，缩短走线（EMC）；2）强电与弱点直接要间隔明显（安规电气间隙），不够加1mm以上冼槽；3）高压、电源、功率输入端口注意间距，1.3mm/100V（安规电气间隙）;4）滤波电容要尽量的靠近滤波信号5）大的重的元件尽量放在板子的中间（要根据实际的结构布局）6）片阻、片容元件、玻璃管元件离板边至少要在3mm以上，不够加冼槽；塑封带管脚至少要在2.5mm以上，不够加冼槽；7）片阻、片容元件最好是平行与板边，防止变形失效8）要注意整体布局的整齐美观；9）注意元件位置避免干涉；10）电解电容、光耦等寿命元件要原理发热器件（功率管等）11）插件方向保持一致(如电解电容正负方向最好保持一致2、走线1）所有的线要以短而粗为基本原则2）注意强电与弱电间的走线间距，不够时要通过开槽来保证间隙距离3）注意模拟信号与数字信号线的区分与隔离4）注意通讯信号线一般要走双绞线5）高频信号要走蛇形线以保证走线的等长6）加泪滴或者铜皮来加固焊盘3、地线1）要保证地线信号的完整性2）要区分数字地与模拟地3）要注意电源地与信号地的隔离，防止电磁干扰4）覆铜属性为地时要注意走线铜的间距5）注意PCB铜皮均匀性，避免PCB变形翘曲6）铺铜皮与THT焊孔间距最好不低于15mil4、制板的工艺1）拼版时注意整体连接的可靠性2）注意加工的切割方便3）通过开槽保护板边的元器件4）板子边角最好是圆弧状，防止加工时碰伤5）不要遗漏Mark点6）工艺边加安装孔便于PCB厂家作业7）板与板间的冼槽1.5mm最佳；5、标识8）关键端口，烧录口要求标识，便于维修生产作业；。
layout检查注意总结
Layout 检查注意总结点个人一些layout PCB 总结，如有忽略或者不当可以自行思考。
1、晶体、晶振布局和走线要求器件表层内层都需要净空区，时钟走线立体包地好，下方绝不允许电源走线、敏感走线等2、EMI 器件的位置使用ESD 器件要靠近输入端摆放，而不是靠近保护器件摆放，以快速吸收静电波峰，使之释放瞬间静电到地。
注意ESD 器件接地端必须尽快下到主地，减少静电回路。
注意ESD 器件参数中的开启电压、击穿电压、钳位电压适用电压电路，注意高速信号上的ESD 器件的结电容要求。
注意有些TVS 管是兼容抗浪涌的，多查datasheet 的参数。
一些线路上串1K 电阻也会对静电有一定防护效果，希望看到的朋友注意这点。
3、高速信号走线要求和注意点高速信号必须做等长和等效阻抗处理，等长的要求根据平台要求而定，比如高通平台要求MIPI 高速差分走线组内不超0.7mm，组间不超 1.4mm，阻抗要求100欧。
避免隔层有大电源和敏感走线（比如DCDC、audio、clk），要求立体包地。
4、DCDC 电源走线宽度和要求电源走线要求满足电流宽度要求，比如VBAT 起来瞬间电流最大达到2A 多，要保持余量就会要求走线满足3A（3mm 宽）。
DCDC 电源走线靠近敏感线或者高速线时，如果中间只隔了一根底线，建议隔开宽点，中间底线多打孔到主地。
每条电压一定要注意最大电流大小，需要线宽达到要求。
5、敏感线音频走线、时钟走线要求立体包地，避免和大电源隔层交叉，音频器件远离天线、RF、数字信号。
喇叭走线保证15mil 以上线宽。
MIC 和耳机信号的一些滤波电容靠近输入端摆放，减少噪声输入。
注意IQ 差分走线包地处理，避免和CLK，射频输出线平行。
特别注意平台要求的一些信号线的电容靠近芯片摆放，接地端下主地要求，必须严格执行。
6、射频走线要求、天线走线要求首先要注意RF 输出要原理RF 输入。
发射端匹配电路靠近主芯片一端，接收端匹配电路靠近LAN 端或FEM 一端。
LAYOUT过程中应注意的问题
LAYOUT过程中应注意的问题：1．Placement时应先将有固定位置的零件放置，其次是大零件的摆放（NB，SB，PCI，CHIPIC，IDE，FDD，CD-ROM等），最后是一些小的零件。
2．在摆放元件时，首先要计算走线的空间，大致规划好内层的分割以及走线的层次，哪些线走哪层都首先要规划好。
3．CLK GEN的电路尽量不要摆在靠近板边，零件的摆放要紧缩而少面积，且要摆置在各时钟信号适中的位置。
4．类比电路与逻辑电路的零件的摆放要完全分离。
且他们的GROUND也要独立分开。
5．POWER部分零件的PLACEMENT要集中在一起，且顺序明确，他们的TRACE要尽量的短宽而直接。
6．LAYOUT时，在PLACEMENT完成后，应先拉CLK线和电源线以及地线，然后再从连接线密集的地方开始layout。
它奉行的原则是：从鼠线密集的地方下手，短线先连接。
7．CLK TRACE 要减少转弯的次数，少用VIA（即少换层），不能超过两个，且越短越好。
8．PCB LAYOUT完成后，多余的空间要尽量铺成地，并打VIA与内层地多点连接，这样可以减少电路形成的环面积。
9．将CLK信布线于相邻于GROUND PLANE且不相邻于POWER PLANE，可得最佳EMI 效果。
且各种高速信号（如CPU，DIMM，AGP等的信号）最好都能运用此方法，做不到时，也尽量不要跨POWER层。
10．层与层间的走线最好垂直布线，因为正交可以减少辐射耦合。
11．避免走线的不连续性。
传输线突变的点是阻抗不连续点，如直角、过孔等，他将产生信号的反射，应尽量避免。
12．外层信号避免通过内层，内层的信号也避免跑到外层。
因为内层的信号线属于带状线，而外层信号线属于微波线，两种不同类型的信号线的阻抗是不同的，如果信号从内层到外层，或从外层到内层，就会产生反射。
13．串扰是信号间不希望有的耦合，它有容性和感性串扰。
容性串扰就是信号线间的容性耦合，当信号线在一定长度上靠得比较近就会产生，因此走线时尽量将信号线分开的远一些，以减小这种容性串扰。
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Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
（2）把低层金属导线连接到扩散区来避免损害。
3、芯片金属线存在寄生电阻和寄生电容效应寄生电阻会使电压产生漂移，导致额外的噪声的产生寄生电容耦合会使信号之间互相干扰关于寄生电阻：（1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。
（2）加粗金属线（3）存在对称关系的信号的连线也应该保持对称，使得信号线的寄生电阻保持相等。
关于寄生电容：（1）避免时钟线和信号线的重叠（2）两条信号线应避免长距离平行，信号线之间交叉对彼此的影响比二者平行要小（3）输入信号线和输出信号线应该避免交叉（4）对于易受干扰的信号线，在两侧加地线保护（5）模拟电路的数字部分需要严格的隔离开四、保护环1、避免闩锁效应最常见的latch up 诱因是电源，地的瞬态脉冲。
这种瞬态脉冲可能产生原因是瞬态电源中断等。
它可能会使引脚电位高于VDD或低于VSS，容易发生latch-up，因此，对于电路中有连接到电源和地的MOS管，周围需要加保护环。
2、容易发生latch-up的地方：任何不与power, supply, substrate 相连的引脚都有可能，所以精度要求高时，要查看是否有引脚引线既不连power，supply，也不连substrate ，凡是和这样的引线相连的源区，漏区都要接保护环。
3、保护环要起到有效的作用就应该使保护环宽度较宽，电阻较低而且用深扩散材料。
4、N管的周围应该加吸引少子电子的N型保护环（n-sub），n-sub连接vddP管的周围应该加吸收少子空穴的P型保护环（p-sub），p-sub连接vss双环对少子的吸收效果比单环好五、衬底噪声1、衬底噪声产生原因源漏衬底pn结正向导通，或者电源连接节点引入的串扰，使得衬底电位会产生抖动偏差。
2、解决方法：（1）对于轻掺杂的衬底要用保护环把敏感电路包围起来（2）把gnd和衬底在片内连在一起，然后由一条线连到片外的全局地线使得gnd 和衬底的跳动一致，也可以消除衬底噪声。
（3）场屏蔽作用：每个block 外围一层金属，使每单元模块同电势而且模块之间不相互影响。
3、衬底可靠电位的连接（1）尽量把衬底与电源的接触孔的位置和该位置管子的衬底注入极的距离缩小，距离越近越好，因为这种距离的大小衬底电位偏差影响非常大。
（2）把衬底接触孔的位置增多，尽量多打孔，保证衬底与电源的接触电阻较小。
六、管子的匹配精度1、电流成比例的MOS管，应使电流方向一致，版图中晶体管方向相同。
2、配置dummy器件，使版图周围环境一致，结构更加对称。
3、在处理匹配性要求高的对管时，采用交叉对称的结构比较好。
4、MOS管的匹配主要有四方面影响因素栅面积：匹配度与有源区面积（s=w*l）成反比关系栅氧化层厚度：一般栅氧化层的管子匹配度较高沟道长度调制：管子的不匹配与Vgs的不匹配成正比与沟道长度成反比。
方向：沿晶体管不同轴向制作的管子的迁移率不同，这就影响管子跨导的匹配度，把需要匹配的管子放在一个cell 中，避免因旋转cell 而产生方向不一致。
5、dummy器件的详细描述如果周边环境不同，会使工艺中的刻蚀率不同。
比如，线宽大，刻蚀率大，刻蚀的快慢会影响电阻等电学参数。
例子：尺寸较大的管子被拆成小管子并联时，要在两端的小管子的栅旁加上dummy gate，这样可以保证比较精确的电流匹配，而且这种dummy gate 的宽度可以比实际的栅宽小，各个小管子的gate 最好用metal 联起来，如果用poly 连会引起刻蚀率的偏差。
6、主要单元电路的匹配差分对管位置和连线长短都要对称，能合为一条线的连线就要合。
差分对主要使Vgs 匹配，而电流镜主要使ID匹配。
7、MOS管匹配的几点主要事项：（1）接触孔，metal走线不要放在有源区内，如果metal一定要跨过有源区的话应加入dummy走线。
（2）最好把匹配管放在远离深扩散边缘的地方，至少两倍结深，N-well属深扩散，pmos 要放在阱内距阱边较远处。
（3）尽量使用nmos管来做匹配管，因为nmos 管比pmos 管更易达到匹配。
（4）为避免由梯度引起的mismatch，采用common-centroid layout 同心结构，且尽量紧密，差分对采用cross-coupled pairs（交叉耦合）结构。
（5）匹配器件要远离功率器件摆放，功率大于50mw就属于功率器件。
8、大功率供电的版图及宽长比较大的器件的版图（1）w较大的管子应折成小单元并联，原则是每个单元的电阻应小于所有单元连接起来的总和。
（2）如果折成的单元数过多，应分两排摆放。
（3）大功率供电一般出现在有大电流的地方，避免电迁移。
9、电源线，地线，信号线的布线（1）不同电路的电源线和地线之间会有一些噪声影响。
模拟电路和数字电路的电源和地，还有一些敏感电路的电源线和地线都需要把它们保护起来，保证它们不相互影响。
（2）模拟电路和数字电路的gnd要分开。
（3）电源线，地线上尽量多打孔，以保证Nwell的良好接触和p型衬底良好接地。
（4）信号线的布线：如果两条信号线的走向平行，平行线间的寄生电容会把两个信号耦合，产生噪声。
两临近信号线上的信号相互影响成为串扰，较少crosstalk方法：采用差分结构把crosstalk 化为公模扰动。
对敏感信号进行保护：把敏感信号屏蔽起来将敏感电路部分与易产生噪声的地方间距增大。
Cadence 快捷键Ctrl+A：全选Shift+B：升到上一级试图B：去某一级Ctrl+C：中断某个指令，一般用ESCShift+C：裁切；首先调用命令，选中要裁切的图形，后画矩形裁切Ctrl+D：取消选择Shift+E和E：是控制用户预设的一些选项Ctrl+F：显示上层等级HierarchyShift+F：显示所有等级Ctrl+G：Zoom to GridG：开关引力吸附到某些节点I：插入Shift+K：清除标尺K：标尺L：标签工具M：移动工具Shift+M：合并工具Ctrl+N，Shift+N，N：控制线走向的Ctrl+N：先横后竖Shift+N：直角正交N：斜45°+正交Shift+O：旋转工具O：插入接触孔P：画金属线Q：打开设置属性对话框Ctrl+R：重画R：矩形工具Ctrl+S：添加拐点，值的path线打弯Shift+S：search 查找Shift+T：Hierachy TreeT：层切换U：撤销V：关联，将一个图像关联到另一个图形Ctrl+W：关闭窗口W：前一试图Ctrl+X：适合编辑Shift+X：下降一等级X：在Hierarchy 菜单中Y：区域复制，可以复制一部分cell Shift+Y：粘贴Ctrl+Z：放大Shift+Z：缩小四．版图技巧1．对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。
因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。
对于要求比较高的敏感线，则需要做屏蔽。
具体的方法是，在它的上下左右都连金属线，这些线接地。
比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。
等于把它像电缆一样包起来。
2．匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。
比如1：8的匹配，则可以做成3×3的矩阵，“1”的放在正中间，“8”的放在四周。
这样就是中心对称。
如果是2：5的匹配，则可以安排成AABABAA的矩阵。
需要匹配和对称的电路器件，摆放方向必须一致。
周围环境尽量一致。
3．噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。
Nmos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。
Pdiff接低电位。
Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。
Ndiff接高电位。
在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。
电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。
各种器件，包括管子，电容，电感，电阻都要接体电位。
如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。
4．版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。
常见的对称实现方式：一般的，画好一半，折到另一半去，复制实现两边的对称。
如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。