数电课设--带proteus仿真的电子秒表设计

工业大学

课程设计

课程：数电课程设计

题目：电子秒表

专业班级: 通信工程1003班

学号: *********、309、315

学生: 路、智佳、吴开来

指导教师: 柏山

完成时间: 2013年6月25日

目录

第1章设计要求.................................. 第2章设计方案.................................. 第3章总电路设计思路..................... 第4章分解电路的设计及说明......... 第5章电路的仿真 ............................. 第6章设计总结及心得体会............. 参考文献： ............................................

附录：.....................................................

第1章设计要求

结合数字逻辑电路知识，设计或分析下述功能电路，利用Proteus软件对电路进行功能仿真，并基于仿真结果对电路进行功能改进。给出仿真机及分析过程及结果。

设计参数：

1.设计可控的计数器（定时器）、分频器、键去抖电路和动态扫描显示电路；

2.设计系统顶层电路；

3.进行功能仿真和时序仿真；

4.对仿真结果进行分析，确认仿真结果达到了设计要求：

1.分析设计要求，明确性能指标。必须仔细分析课题要求、性能、指标及应用环境等，广开思路，构思出各种总体方案，绘制结构框图。

2.确定合理的结构方案，对各种方案进行比较，以电路的先进性、结构的繁简、成本的高低及制作的难易等方面作综合比较并考虑器件的来源，敲定可行方案。

3.设计各单元电路。总体方案化整为零，分解成若干子系统或单元电路，逐个设计。

4.组成系统。在一定幅面的图纸上合理布局，通常是按信号的流向，采用左进右出的规律摆放各电路，并标出必要的说明。

第2章设计方案

方案一：实现秒表的功能有很多种，该方案采用的是用555定时器产生一个1000HZ的秒脉冲，然后

通过分频电路接到延时电路上，跟一个去抖电路连接在一起，输出给74160做触发信号，与另一个74160连接组成，然后把输出端分别连接到7448译码器上，通过共阴极七段数码管来显示结果，算选用的器件便宜，精度小于5%，可实现0-59秒的计时，另有启动、暂停、和清零三个功能。但在电路仿真过程中不是很顺利，仿真结果与自己的设想有所出入，故方案一仅在设计总结及评估中提及。

方案二：利用555定时器产生一个100HZ脉冲；设计秒逻辑电路实现时间的正确显示功能；设计秒校时电路对电子秒表显示时间进行基本校正，经7448译码后通过共阴极七段数码管来显示结果。该电子秒表可以准确的显示00.00-99.99s，可手动启动、暂停、清零等。

第3章总电路设计思路

该数字式秒表电路的工作原理：由555定时器产生100Hz脉冲信号,作为10毫秒的计时脉冲；10毫秒计数器计满10后，向100毫秒计数器产生进位脉冲；100毫秒计数器计满10后，向1秒计数器产生进位脉冲；1秒计数器计满10后，向10秒计数器产生进位脉冲。计数器的输出经显示译码器译码后送显示器显示。该电路设置两个控制键“SW1”,“SW2”。键“SW1”控制电路的清零功能，键“SW2”控制电路的暂停功能。

图3-1 数字式秒表电路的结构框图

第4章 分解电路的设计与说明

○

1100HZ 脉冲发生器的设计 时钟发生器是模拟 — 数字混合式集成电路。用555定时器构成的自激式多谐振荡器，是一种性能较好的时钟源。

T2=R2Cln2=0.7R2C;

T=T1+T2;

输出脉冲的占空比q为，

q=T1/T2=(R1+R2)/(R1+2R2)

我选用的参数为：R1=2.05K+2K=4.05K

R2=5.1K, C=1u，f=1/0.7（R1+2R2）C=100HZ

○2计数器的设计

计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,还常用作数字系统的定时,分频和执行数字运算以及其它特定的逻辑功能. 计数器种类很多.按构成计数器中的各触发器是否使用一个时钟脉冲源来分,有同步计数器和异步计数器.根据计数制的不同,分为二进制计数器,十进制计数器和任意进制计数器.根据计数的增减趋势,又分为加法,减法和可逆计数器.还有可预置数和可编程序功能计数器等等。

40192是十进制计数器，40192上的Rd控制端是异步清零端，高电平有效；Ld输入端是异步预置数控制端，低电平有效；预置数数据输入端包括D3、D2、D1和D0，D3为最高位，D0为最低位；C0端是进位输出端，低电平有效；B0端是借位输出端，低电平有效；计数结果从Q3、Q2、Q1和Q0端输出，Q3为最高位，Q0为最低位。当计数时钟脉冲从CPU输入时，集成芯片实现加法计数过程，计数过程为0000-1001-0000。40192集成计数器的逻辑功能如表3-2所示。表中“↑”表示时钟脉冲的上升沿。

表3-2 40192逻辑功能表

计数功能主要利用十进制加法计数器40192来实现。因要求电子秒表显示时间为00：00—99：99秒，因此需四片40192芯片，其与译码显示单元的相应输入端连接，可显示00：00—99:99秒。

通过不同的连接方式，40192可以实现四种不同的逻辑功能；而且还可借助RD对计数器清零。

由四片40192芯片构成的计数器电路如下图所示

○3译码及驱动显示电路的设计

计数器实现了对时间的累计以8421BCD码形式

输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用74××48作为显示译码电路，选用LED数码管作为显示单元电路。

7448引脚图LED数码显示管448管脚功能介绍如下：

LT：试灯输入端，当T=0时，不管其他各个输入端输入如何，输出显示为‘8’，正常显示时该端应输入高电平。RBI端称为动态消零输入端。BI/RBO动态清零输出端，该端主要作为多位显示中的多个译码器动态消零连接。

A、B、C、D、为8421BCD码输入端。

a、b、c、d、e、f、g：为译码输出端，输出为高电平1有效。

8421BCD码对应的显示图：