EDA实验一基于QUARTUSII图形输入电路的设计

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实验一_熟悉QuartusII的图形输入法

实验一熟悉QuartusII的图形输入法
1、实验目的：掌握QuartusII的使用方法
（1）熟悉图形输入法
（2）理解编译方法
（3）了解定时仿真
2 、实验内容
（1）设计一个二选一数据选择器、全加法器。

（2）根据图形输入法编译和波形仿真
3 、实验要求
(1) 熟悉图形逻辑输入法
(2) 理解编译方法；了解功能仿真的方法和定时仿真的方法
(3) 了解把逻辑变成一个逻辑符号（Symbol）的方法。

(4) 把自己认为好的实验结果写成实验报告。

（要计成绩）
4、实验步骤
（1）建立一个新项目
（2）打开图形编辑器，在空白的原理图文件中，画出实验原理图并保存（3）锁定引脚并执行编译Compilation操作，检查实验文件有无错误
（4）编译无误后，新建波形文件并保存
（5）设置仿真器并插入仿真节点
（6）编辑输入波形并运行仿真器，记录仿真结果
5、模块内部电路图
6、实验结果
1．二选一数据选择器仿真结果
2．全加法器仿真结果
7、实验体会与心得。

《EDA技术》实验报告

《EDA技术》课程实验报告姓名：学号：班级：同组者：指导教师：信息科学与工程学院2013-2014学年第二学期《EDA技术》课程实验报告学生姓名：所在班级：电信1101班指导教师：老师记分及评价：一、实验名称实验1-3：简单数字电子钟的设计（原理图输入设计方法）二、任务及要求【基本部分】1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。

要求具备使能功能和异步清零功能，设计完成后封装成一个元件。

2、同1，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个60进制同步计数器的设计，并进行时序仿真。

要求具备使能功能和异步清零功能，设计完成后封装成一个元件。

3、利用1和2所设计的60进制计数器和24进制计数器元件，采用同步的方式设计一个简单的数字电子钟并进行时序仿真，要求具有时分秒功能显示功能、使能功能和异步清零功能。

【发挥部分】1、思考：采用反馈清零法设计的计数器与反馈置数法有何不同？请用实例进行仿真。

2、如何实现电子钟时分秒连续可调的功能？三、原理图1、如图3.1为24进制计数器原理图，2、如图3.2为60进制计数器的原理图，该图在24进制的基础上进行改进3、如图3.3为电子时钟原理图，4、图3.4a、3.4b分别为24、60进制原理图的封装元件1、g[3..0]OUTPUT s[3..0]OUTPUT图3.1 24进制计数器原理图2、g[3..0]OUTPUT s[3..0]OUTPUT图3.2 60进制原理图3、图3.3 数字电子时钟4、24jinzhi insten clr clk 24co co g[3..0]s[3..0]24jinzhi2insten clr clk 60co co g[3..0]s[3..0]3.4a 24进制原理图封装图 3.4b 60进制原理图封装四、仿真及结果分析1、图4.1 24进制时序仿真图2、图4.2 60进制时序仿真图3、图4.3 电子时钟时序仿真图五、小结在实验中需要注意的是创建的文件名需要和工程名字保持一致，若不一致，在进行功能仿真和时序仿真时会出现错误。

QuartusII实验

实验一用原理图输入法设计四位全加器一实验目的1熟悉利用Quartus II 的原理图输入方法设计简单组合电路.2掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

二实验仪器电子计算机Quartus II三实验原理加法器是数字系统中的基本逻辑器件。

例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。

但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。

通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。

四位全加器可对两个多位二进制数进行加法运算，同时产生进位。

当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。

四实验步骤（一）创建工程1、选择菜单file—New Project Wizard，选择保存位置，并命名工程名2、将设计文件加入工程。

3、选择仿真器和综合类型，目标芯片EP2C5T144C8。

4、设置相关参数（二）原理图设计1、在QuartusII操作环境中，单击工具栏“File”选择“new”中的“Device Design Files”建立新的原理图编辑窗口。

2、在编辑窗口右击选择Insert——Symbol，将相关元件调入原理图编辑窗口中，并连接好电路，在元件上双击后可以更改各输入引脚名。

3、保存到工程建立的目录文件夹4、将设计项目设置成可调用的文件。

在打开原理图文件的情况下，选择File—Create/Update —Create Symbol Files for Cureent File,即可将当前文件变成一个元件符号存盘，以待在高层次设计中调用。

「Quartus2原理图输入法」

Ｑｕa ｒtus2原理图输入法(上机实训）一、实验目的1．熟悉Ｑuartus2的使用方法。

２.熟悉Quartu ｓ２原理图输入法的全过程。

二、实验设备:1. 计算机2. Quartus Ⅱ软件三、实验原理1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多,我们用一个与门、一个非门和同或门（xnor 为同或符合,相同为1，不同为0）来实现。

先设计底层文件:半加器,再设计顶层文件全加器。

（1）半加器的设计：半加器表达式：进位:ｃo=ａ and b和:ｓｏ=a x ｎｏｒ（ not b )半加器原理图如下：I113coa sob101010110001100co so b a notxnor2and2（2）全加器的设计：全加器原理图如下:I113ain cout cout ain bin sumcinbin sumcinf_adderor2af e du3u2u1b acco soBco soBh_adder A h_adderA四、实验内容1．用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

２．用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能。

3.用Ｄ触发器设计一个四位可以自启动的环形计数器，仿真验证其功能。

五、实验步骤参考１、设计思路和过程（1）半加器的设计:通过对半加器的逻辑功能的分析可以知道,半加器完成２进制加法并有进位功能，因此使用与门和异或门即可完成逻辑功能。

打开Quartuｓ２并创建工程文件后,添加与门和异或门,2个输入端，2个输出端,并连线，即完成半加器的电路设计。

（2）全加器的设计：通过对全加器的逻辑功能的分析可以知道,全加器完成带有后位进位的2进制加法并向前进位，因此用(１)中的2个半加器和一个或门就可以完成该逻辑功能。

即完成3个2进制数的相加，一个半加器的其中一个输入端借另一个的S输出端,该半加器的Ｓ输出端即为全加器的S输出端。

在QuartusII中用原理图输入法设计8位全加器

VHDL与集成电路设计实验报告实验二：在QuartusII中用原理图输入法设计8位全加器姓名院系学号任课教师指导教师评阅教师实验地点实验四号楼611室实验时间2012 年11月实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。

而一个1位全加器可以按照6.1节的方法来完成实验内容：实验内容1：按照6.1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。

键1、键2、键3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum 和cout实验内容2：实验内容2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。

建议选择电路模式1（附录图3）；键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout实验过程：1、先建立工程，再建立第一个半加器.bdf文件，进行元件逻辑器件选择，放置好端口器件，连接好线，改好名字2、进行编译综合。

3、再在半加器的基础上建立全加器。

注意半加器要进行包装成一个元件。

4、再在全加器的基础上建立起8位全加器。

同样要把全加器进行包装。

5、仿真分析：建立一个.vwf文件，设定好各个输入端口频率，进行仿真分析。

6、硬件测试：引脚锁定，综合，接实验箱的线，打开电源，如果没有驱动，进行驱动选择。

点击下载按钮，进行下载测试。

5、测试过程及结果：引脚锁定4个按键，按前两个按键，前两位的数码管的前两个数码管显示两个数，还有另外两个数码管6/5显示和，按另外两个键，后两位的数码管显示当前的数，结果那6/5两个数码管显示这两个数加起来的和。

EDA石倩倩第一次实验

实验一利用原理图输入法设计简单组合电路一、实验目的：熟悉QuartusII软件界面, 学习简单组合电路的多层次化电路设计方法，掌握文本输入和原理图输入设计方法。

掌握时序仿真测试及测试结果分析的方法。

二、实验原理：三选一数据选择器可以由两个二选一数据选择器构成，原理图如图1 所示。

图1 三选一数据选择器上图中，二选一数据选择器MUX21A的功能如下：当s=0时，y=a；当s=1时，y=b 。

两个MUX21A 如上图连接后，实现三选一功能s1s0=00,outy=a3；s1s0=01,outy=a2；s1s0=10,outy=a1；s1s0=11,outy=a1。

三、实验内容：1.利用QuartusⅡ完成2选1多路选择器MUX21A的文本编辑输入，然后编译、仿真，检查程序设计正确无误后，生成一个元件待用。

给出文本设计文件和仿真波形图。

2.利用原理图输入法，按照图1进行连线，完成三选一电路的设计。

然后编译、仿真测试，结果正确后锁定管脚，下载到FPGA芯片中，进行硬件测试。

给出原理图设计文件和仿真设计图。

四、实验图形及仿真结果：(1)图形：1 原理图2 仿真电路图3仿真波形图(2)仿真结果分析：当s1s0=11时，输出y值即为a1的输入电平。

Y值随s1s0的输入电平改变而改变。

当输出y从一种电平跳变到另一电平时，会有时间的延迟。

五.管脚锁定说明：1.输入管脚锁定：a1 -> SW2(35) ;a2 -> SW3(36) ;a3-> SW4 (37) ;s0 -> SW5 (38) ;s1 -> SW6 (39) .2.输出管脚锁定：y -> LED1 (16) .六.硬件测试及结果分析：1.测试情况：当输入s1s0=00时，a3=1,测试灯亮，改变a0a1的电平，灯还是亮着；a3=0，测试灯灭，改变a0a1电平，灯还是灭。

以此类推，s1s0=01时，只有a2才能控制灯亮灭，s1s0=11或10时都是只有a1控制亮灭。

EDA实验报告

湖北民族学院信息工程学院实验报告（电气、电子类专业用）班级： 09 姓名：周鹏学号：030940908 实验成绩：实验地点： EDA实验室课程名称：数字系统分析与设计实验类型：设计型实验题目：实验一简单的QUARTUSII实例设计，基于VHDL格雷码编码器的设计实验仪器：HH-SOC-EP3C40EDA/SOPC实验开发平台，PC机。

一、实验目的1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。

2、初步了解QUARTUSII原理图输入设计的全过程。

3、掌握组合逻辑电路的静态测试方法。

4、了解格雷码变换的原理。

5、进一步熟悉QUARTUSII软件的使用方法和VHDL输入的全过程。

6、进一步掌握实验系统的使用。

二、实验原理、原理图及电路图3-8译码器三输入，八输出。

当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。

因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。

其真值表如表1-1所示输入输出A B C D7 D6 D5 D4 D3 D2 D1 D00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0表1-1 三-八译码器真值表译码器不需要像编码器那样用一个输出端指示输出是否有效。

但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。

本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。

实验一基于QUARTUSII图形输入电路的设计

实验一基于QUARTUSII图形输入电路的设计一、实验目的1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。

2、初步了解QUARTUSII原理图输入设计的全过程。

3、掌握组合逻辑电路的静态测试方法。

二、实验原理3-8译码器三输入，八输出。

当输入信号按二进制方式的表示值为N时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。

因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。

本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。

三、实验内容在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D0-D7）。

通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。

实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。

其电路与FPGA的管脚连接如表1-2所示拨动开关的输出对应FPGA管脚名称图1-1 拨动开关与FPGA接口电路信号名称对应FPGA管脚名信号说明K1 AG12 从K1输出到FPGA的AG12K2 AA8 从K2输出到FPGA的AA8K3 AA10 从K3输出到FPGA的AA10K4 AB8 从K4输出到FPGA的AB8K5 AC5 从K5输出到FPGA的AC5K6 AE3 从K6输出到FPGA的AE3K7 AE4 从K7输出到FPGA的AE4K8 U8 从K8输出到FPGA的U5表1-2 拨动开关与FPGA管脚连接表LED灯与FPGA的接口电路如图1-2所示，当FPGA与其对应的端口为高电平时LED就会发光，反之LED灯灭。

数字电路Quartus_II_原理图输入法设计

数字电路与逻辑设计实验报告实验1 Quartus II 原理图输入法设计一、实验目的1）熟悉用Quartus II原理图输入法进行电路设计和仿真2）掌握Quartus II图形模块的生成和调用3）熟悉实验板的使用二、实验仪器和器件1）计算机2）直流稳压电源3）数字电路与逻辑设计实验开发板三、实验内容1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

2）用实验内容1中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号四、设计过程1.设计半加器：可知半加器函数S = A⊕B，C = AB。

故设计为然后点击File ->Save As, 找到要保存的文件夹，Add file to current project前面的“√”,再选择File -> Create/Update -> Create Files for Current File 将创建半加器的模块bsf文件储存在工程目录内，方便下次调用。

2.设计全加器：在原目录下新建工程，创建原理图，直接导入半加器模块，将两个半加器组合附加2输入或门组成全加器，如图：五、实验过程1.按照以上工程创建工程和原理图2.编译原理图，修正错误，使编译通过3.创建waveform vector仿真文件，将所有原理图输入、输出引脚添加至列表。

设置合适的仿真结束时间，对输入变量设置合适的仿真时钟周期。

开始仿真，得到实验的仿真波形：1）半加器：真值表：输入输出A B S C0 0 0 00 1 1 01 0 1 01 1 0 1半加器仿真波形：波形满足S = A⊕B，C = AB，逻辑正确。

2）全加器：真值表：输入输出a b ci co s0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1全加器仿真波形：波形满足函数：co = (a⊕b)ci + ab，s = a⊕b⊕ci，逻辑无错。

EDA实验报告 (2)

实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。

提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。

通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。

二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。

三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。

四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。

输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。

半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。

全加器有3位输入，分别是加数A、B和一个进位Ci。

将这3个数相加，得出本位和数（全加和数）D和进位数Co。

全加器由两个半加器和一个或门组成。

五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。

设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。

（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。

如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。

（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。

数电实验报告QuartusII原理图输入法设计与实现

北京邮电大学数字电路与逻辑设计实验实验报告实验名称： QuartusII原理图输入法设计与实现学院：班级：姓名：学号：任课老师：实验日期：成绩：一．实验名称和实验任务要求实验名称：QuartusII原理图输入法设计与实现实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。

⑵掌握QuartusII图形模块单元的生成与调用；⑶熟悉实验板的使用。

实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑门设计实现一个半加器，生成新的半加器图像模块。

⑵利用已生成的半加器实现全加器，仿真验证其功能，并能下载到实验板上进行测试。

⑶在一下三个实验内容中任选一个完成实验：用3线—8线译码器（74L138）和逻辑门实现要求的函数；用D触发器设计一个4位可以自启动的环形计数器；用JK触发器设计一个8421码十进制计数器。

二．设计思路和过程半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。

A表示加数，B表示被加数，S表示半加和，C表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知：S=A⊕B C=AB⑶选择两个逻辑门：异或门和与门。

A,B为异或门和与门的输入，S为异或门的输出，C为与门的输出。

⑷利用QuartusII仿真实现其逻辑功能，并生成新的半加器图形模块单元。

全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构成。

全加器有三个输入值，两个输出值：A i为加数，B i为被加数，C i−1为低位向高位的进位。

⑵全加器的逻辑表达式为：S=A i⊕Bi ⊕Ci−1C i=(A i⊕B i) C i−1+A i B i⑶利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。

选作实验：用3线—8线译码器（74L138）和逻辑门设计实现函数F=C B A+C B A+C B A+C B A。

设计实现过程：⑴利用QuartusII选择译码器（74L138）的图形模块单元。

⑵因为F=∑(0,2,4,7)=Y0 Y2 Y4 Y7，所以函数F可以通过译码器（74L138）和一个与非门实现。

实验一_QuartusII的使用

实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。

本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。

一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。

在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。

点击"Next"进入下一步。

2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。

IP核是现成的、可重用的模块，可以简化设计。

根据自己的需求进行选择，点击"Next"。

3.在第三步中，选择顶层设计文件的命名，并点击"Next"。

5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。

三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。

在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。

a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。

b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。

2.在设计完成后，可以使用编译按钮对设计进行编译。

编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。

四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。

在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。

Quartus II 原理图输入法设计数电实验报告

数字电路与逻辑设计实验实验名称：Quartus II 原理图输入法设计班级：实验目的：1、熟悉用Quartus II 原理图输入法进行电路设计和仿真；2、掌握Quartus II图形模块的生成与调用；3、熟悉实验板的使用。

一、实验所用仪器与元器件：1、计算机2、直流稳压电源3、数字系统与逻辑设计实验开发板二、实验内容：1、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

2、用实验内容 1 中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

3、用3线-8线译码器和逻辑门设计实现函数=+++,仿真验证其功能，并下载到实验F C B A C B A C B A C B A板测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号。

三、设计思路与过程：1、半加器的实现：半加器是能够实现两个1位二进制数码相加求得和数及向高位进位的逻辑电路。

设被加数和加数用变量A 、B 表示，求得的和、向高位进位用变量S 、C 表示，则可得如下真值表：由真值表可以写出S 、C 的函数表达式：S A BC A B=⊕=所以半加器用一异或门和与门即可实现。

2、全加器的实现（可用1中封装好的半加器）全加器是实现两个1位二进制数及低位来的进位相加（即将3个1位二进制数相加），求得和数及向高位进位的逻辑电路。

在该全加器中，A1、B1分别表示输入的被加数、加数、C_1表示低位来的进位，S1、C1分别表示本位和、高位的进位。

可得该电路的真值表：由真S1、C1的卡诺图为得1111111111111111S =A B C _+A B _A B _A B _=A B _C C C C ++⊕⊕同理可得111111()_C A B C A B =⊕+3、利用3线-8线译码器和逻辑门设计实现函数F C B A C B A C B A CBA=+++3线-8线译码器的符号如右图所示（由于没有74LS138，就用74138来替代了）。

EDA技术与应用讲义第3章原理图输入设计方法 QUARTUS II版本

功能比ISE少一些，可以从xilinx网站下载
有了HDL语言后？
硬件设计人员的工作过程
已经类似与
软件设计人员，那么
这种模式的好处是？
让我们先看看原来是如何做的－>
Compiler Netlist Extractor （编译器网表提取器）
❖ The Compiler module that converts each design file in a project (or each cell of an EDIF Input File) into a separate binary CNF. The filename(s) of the CNF(s) are based on the project name. Example
电路的模块划分
❖ 人工根据电路功能进行模块划分
❖ 合理的模块划分关系到
1. 电路的性能 2. 实现的难易程度
❖ 根据模块划分和系统功能确定： PLD芯片型号
模块划分后，就可以进行具体设计了
设计输入
一般EDA软件允许3种设计输入：
1. HDL语言 2. 电路图 3. 波形输入
图形设计输入的过程
件电路图设计 5. 综合调试 6. 完成
设计的几个问题
❖ 如何组织多个设计文件的系统？，项目的概念。
❖ 时钟系统如何设计？
❖ 电路的设计功耗
❖ 高速信号的软件和硬件设计
The end.
以下内容为正文的引用，
可不阅读。
常用EDA工具软件
❖ EDA软件方面，大体可以分为两类：
1. PLD器件厂商提供的EDA工具。较著名的如：
❖ 第三方工具软件是对CPLD/FPGA生产厂家开发软件的补充和优化，如通常认为Max+plus II和Quartus II对 VHDL/Verilog HDL逻辑综合能力不强，如果采用专用的 HDL工具进行逻辑综合，会有效地提高综合质量。

quartusII输入原理图及仿真步骤

quartusII输⼊原理图及仿真步骤
在Quartus II中输⼊原理图以及实现仿真是学习基本数字电路的好⽅法。

下⾯以⼀个基本的D锁存器为例，在quartus II 13.0中⼀步⼀步来实现原理图输⼊以及仿真过程。

1，创建⼯程
指定⼯程名字以及顶层⽂件名
跳过。

我⽤的是⼩梅哥的AC620开发板，按下⾯的图进⾏选择：
因为输⼊原理图以及⽤波形⽂件来仿真，所以EDA⼯具-simulation中选None
点finish，完成⼯程创建。

随后，创建⼀个波形⽂件。

选择nand2，⼆个输⼊的与⾮门，依次添加四个and2和⼀个⾮门not
通过⼯具栏上⾯输⼊输出⼯具，以及连线⼯具，设计出以下的电路图。

保存电路图为：
启动分析与综合，编译原理图⽂件。

如果有编译错误，修改原理图，直到没有错误。

也要检查警告信息，看是否连线连接正确。

编译后，⽤rtl viewer，可以看到下⾯硬件电路图。

创建vwm格式波形⽂件，输⼊激励源。

插⼊Node和bus后，得到下⾯的波形
通过⼯具栏上⾯⼯具按钮，编辑输⼊Clk和D信号。

产⽣时钟信号：
⽤⿏标选择D，Q信号Q_n,，进⾏编辑,编辑好后，运⾏功能仿真。

功能仿真后的波形，满⾜D latch的时序，全编译后，也可以运⾏时序仿真。

Quartus系列：QuartusII原理图输入设计

Quartus系列：QuartusII原理图输⼊设计
1.新建⼀个项⽬,点击"File->New..."弹出如下对话框:
2.建⽴原理图设计平台:
3.在原理图绘制区双击⿏标左键,即可弹出元件符号窗⼝,如下图所⽰:
4.添加元件,在红⾊框部分输⼊要查找的元件名,如果库中存在对应元件,则对应元件符号会显⽰在对话框右侧的绘制区,单击"OK"即可完成对应元件加⼊到原理图绘制窗⼝中:
5.绘制连接原理图,当⿏标放到元件端点处时,⿏标会⾃动捕捉对应的连接处,按下左键拖动⾄⽬标出,再次松开⿏标即可完成⼀次连线操作如下图所⽰:
6. 完成连线后也可对相应的端⼝名进⾏命名,⿏标左键双击端⼝名，如图⽰74138电路A端连接的input端⼝命名为A,如下图所⽰:
完成管脚命名后保存设计,即完成原理图的设计.
7.在下拉菜单Processing中选择Start Compilation，启动编译:
8.⼯程编译完成后，设计结果是否满⾜设计要求，可以通过时序仿真来分析；建⽴波形⽮量⽂件(具体仿真⽮量如何建⽴可参考"Quartus II 功能仿真设置流程").
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EDA机考试题答案

《EDA技术应用》09级上机考试题1、用Multisim软件设计一个加法电路，该加法电路有两路输入：一路输入为峰－峰值为8V(10V)的正弦交流信号，且频率为1K(5K)Hz；另一路输入可通过开关进行切换，分别是幅值2V、频率1K(5K)Hz的正弦交流信号和幅值2V(4V)、频率500(5K)Hz的方波信号。

用示波器测量输出信号的最大幅值。

（此图为正确答案）2、基于利用Quartus II软件，用图形设计方式设计一个50(32)进制的计数器，要求该计数器有异步清零端CR，低电平有效；同步置数端LD，低电平有效。

有进位输出信号Z，实现该电路并仿真分析。

（此图为50进制答案）3、基于Quartus II软件，用VHDL语言设计一个18(20)进制计数器，要求该计数器有异步清零端CR，低电平有效；同步置数端LD，低电平有效。

实现该电路并仿真分析。

（此代码为20进制计数器）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity twentycounter isport (cp: in std_logic;LD,R:in std_logic;A:in std_logic_vector (4 downto 0);Q:buffer std_logic_vector(4 downto 0);co:out std_logic);end twentycounter ;architecture one of twentycounter isbeginco<='1' when(Q="10011") else'0';process(cp,R)beginif R='0' thenQ<="00000";elsif(cp'event and cp='1') thenif LD='0' then Q<=A;elsif Q="10011" then Q <= "00000" ;else Q <= Q + 1;end if;end if;end process;end one;同学们可以来EDA实验室练习，希望大家抓紧时间！。

EDA(一)

EDA 技术应用实验一 1位全加器原理图输入设计一、实验目的学习Quartus II 原理图输入设计方法和步骤，掌握应用EL-SOPC4000实验系统，将设计项目编程下载到可编程器件，并进行硬测试，验证设计的正确性。

二、实验原理1位全加器可以用两个半加器及一个或门连接而成，因此需首先完成半加器的设计。

（1）半加器原理图设计半加器只考虑了两个加数（a 、b ）本身，而没有考虑由低位来的进位，所以称为“半加”，输出so 表示和数，co 表示进位数。

一位半加器的加法运算可用真值表4-1-1来表示：由真值表得逻辑表示式为：so ab ab a bco ab⎧=+=⊕ ⎨=⎩由逻辑表达式可画出半加器原理图。

（2）全加器原理图设计全加器能进行被加数（ain ）、加数（bin ）和由低位来的进位（cin ）三者相加，得出求和结果（sum ）并给出该位的进位信号（cout ）。

一位全加器的加法运算可用如下真值表4-1-2来表示：由真值表得逻辑表示式为：()()()()sum ain bin cin so cin cout ain bin ain cin bin cin ain bin ain bin cin co so cin =⊕⊕=⊕⎧⎪=⋅+⋅+⋅= ⎨⎪ =⋅+⊕=+⋅⎩由逻辑表达式可利用封装的半加器元件来画出全加器原理图。

三、实验内容（1）利用Quartus II 进行1位半加器的原理图输入设计。

对其进行编辑、编译、综合、适配、仿真，并且进行元件封装入库。

（2）利用半加器元件进行1位全加器的原理图输入设计。

对其进行编辑、编译、综合、适配、仿真，并进行引脚锁定以及硬件下载测试。

引脚锁定以及硬件下载测试：功能选择位M[3..0]状态为0001，即16位拨码SW1—SW16被选中输出到总线D[15..0] 。

输入信号ain 、bin 、cin 分别对应SW1—SW3，输出信号cout 、sum 分别对应IO1—IO2。