计算机组成原理第5章习题参考答案
《计算机组成原理》各章练习参考答案
《计算机组成原理》各章练习题参考答案第一章思考练习题一.填空1.电子数字计算机可以分为专用计算机和通用计算机两类。
2.硬件采用LSI或VLSI的电子计算机属于计算机发展过程中的第四代。
3.存储器中存放数据和程序。
4.一台计算机包括运算、存储、控制、输入及输出五个单元。
5.完成算术运算和逻辑运算的部件是运算器(或ALU)；运算器的核心是加法器；控制、指挥程序和数据的输入、运行以及处理运算结果的部件是控制器。
6.CPU内部连接各寄存器及运算部件之间的总线是内部总线；CPU同存储器、通道等互相连接的总线是系统总线；中、低速I/O设备之间互相连接的总线是I/O总线。
7.在多总路线结构中，CPU总线、系统总线和高速总线相连通过桥实现。
8.计算机软件一般分为系统软件和应用软件。
9.完整的计算机系统由硬件系统和软件系统构成。
10.机器字长是指一台计算机一次所能够处理的二进制位数量。
11.数据分类、统计、分析属于计算机在数据处理方面的应用。
12.计算机是一种信息处理机，它最能准确地反映计算机的主要功能。
13.个人台式商用机属于微型机。
14.对计算机软硬件进行管理，是操作系统的功能。
15.用于科学技术的计算机中，标志系统性能的主要参数是MFLOPS。
16.通用计算机又可以分为超级机、大型机、服务器、工作站、微型机和单片机六类。
17.“存储程序控制”原理是冯.诺依曼提出的。
18.运算器和控制器构成CPU，CPU和主存构成主机。
19.取指令所用的时间叫取指周期，执行指令所用的时间叫执行周期。
20.每个存储单元都有一个编号，该编号称为地址。
21.现代计算机存储系统一般由高速缓存、主存和辅存构成。
22.计算机能够自动完成运算或处理过程的基础是存储程序和程序控制原理。
二.单选1.存储器用来存放( C )。
A.数据B.程序C.数据和程序D.正在被执行的数据和程序2.下面的描述中，正确的是( B )A.控制器能够理解、解释并执行所有的指令及存储结果。
计算机组成原理第五章答案
计算机组成原理第五章答案1. 概述本文档为计算机组成原理第五章的答案总结，主要涵盖了第五章的核心概念和问题解答。
本章主要讨论了计算机的存储器层次结构和存储管理的相关内容。
2. 存储器层次结构存储器层次结构指的是一系列不同速度、容量和成本的存储设备，按照存储访问时间的大小排列成一种层次结构。
通常由以下几个层次组成：1.高速缓存（Cache）：位于CPU内部，容量较小但速度非常快，用来暂时存放从内存中读取的指令和数据。
2.主存储器（Main Memory）：位于CPU外部，容量较大但速度相对较慢，用来存放程序运行时需要的指令和数据。
3.辅助存储器（Auxiliary Storage）：位于计算机外部，包括硬盘、磁带等设备，容量较大但速度较慢，用来长期存储大量的数据和程序。
4.寄存器（Register）：位于CPU内部，容量非常小但速度非常快，用来存储CPU正在执行的指令和数据。
存储器层次结构的设计原则是利用成本较低的存储器来提供更大的容量，同时保证需要最频繁访问的数据能够在速度最快的存储器中找到。
3. 存储管理存储管理是指对计算机中的存储器进行组织和管理的过程，主要包括内存分配、地址映射和存储保护等方面。
3.1 内存分配内存分配是指将程序运行所需的内存空间分配给程序的过程。
常用的内存分配方式包括静态分配和动态分配。
•静态分配：在程序编译或装载时确定程序所需的内存空间大小，并为其分配相应的内存空间。
静态分配的优点是效率高，但缺点是浪费内存资源，不能适应较大程序的需求。
•动态分配：在程序运行时根据需要动态的分配和释放内存空间。
常见的动态分配方式有堆和栈两种方式。
堆分配是通过一些内存管理函数来进行的，栈分配则是通过操作系统提供的栈实现的。
动态分配的优点是灵活性高，适应性强，但容易产生内存泄漏等问题。
3.2 地址映射地址映射是指将程序中的逻辑地址（虚拟地址）转换成物理地址的过程。
常见的地址映射方式有两级映射和页式映射。
《计算机组成原理》课后题答案_清华大学出版_秦磊华_吴非··
1、l 解释下列名词摩尔定律:对集成电路上可容纳的晶体管数目、性能与价格等发展趋势的预测,其主要内容就是:成集电路上可容纳的晶体管数量每18个月翻一番,性能将提高一倍,而其价格将降低一半。
主存: 计算机中存放正在运行的程序与数据的存储器,为计算机的主要工作存储器,可随机存取。
控制器:计算机的指挥中心,它使计算机各部件自动协调地工作。
时钟周期:时钟周期就是时钟频率的倒数,也称为节拍周期或T周期,就是处理操作最基本的时间单位。
多核处理器:多核处理器就是指在一枚处理器中集成两个或多个完整的计算引擎(内核)。
字长:运算器一次运算处理的二进制位数。
存储容量: 存储器中可存二进制信息的总量。
CPI:指执行每条指令所需要的平均时钟周期数。
MIPS:用每秒钟执行完成的指令数量作为衡量计算机性能的一个指标,该指标以每秒钟完成的百万指令数作为单位。
CPU时间:计算某个任务时CPU实际消耗的时间,也即CPU真正花费在某程序上的时间。
计算机系统的层次结构:计算机系统的层次结构由多级构成,一般分成5级,由低到高分别就是:微程序设计级,机器语言级,操作系统级,汇编语言级,高级语言级。
基准测试程序:把应用程序中使用频度最高的那那些核心程序作为评价计算机性能的标准程序。
软/硬件功能的等价性:从逻辑功能的角度来瞧,硬件与软件在完成某项功能上就是相同的,称为软/硬件功能就是等价的,如浮点运算既可以由软件实现,也可以由专门的硬件实现。
固件:就是一种软件的固化,其目的就是为了加快软件的执行速度。
可靠性:可靠性就是指系统或产品在规定的条件与规定的时间内,完成规定功能的能力。
产品可靠性定义的要素就是三个“规定”:“规定条件”、“规定时间”与“规定功能”。
MTTF:平均无故障时间,指系统自使用以来到第一次出故障的时间间隔的期望值。
MTTR:系统的平均修复时间。
MTBF:平均故障间隔时间,指相邻两次故障之间的平均工作时间。
可用性:指系统在任意时刻可使用的概率,可根据MTTF、MTTR与MTBF等指标计算处系统的可用性。
计算机组成原理第5章习题参考答案
倍？ [解] （1）主存容量为 4MB，按字节编址，主存地址为 22 位，地址格式如下图所示： 区号 (8 位) Cache 的地址格式为 组号 (7 位) 组内块号 (2 位) 块内地址 (5 位) （2）由于每个字块有８个字，故主存第０、１、２、⋯、９９号字单元分别在字块０～１２ 中，但 Cache 起始为空，Cache 与主存是以块为单位交换，所以第一次读时每一块中的 第一个单元没命中，但后面７次每个单元均可以命中 命中率＝Nc/(Nc＋Nm)＝(100－13＋７×100)/(８×100)＝98.4％ （3）设 Cache 的存取周期为 T，则主存的存取周期为６T。 有 Cache 的访存时间＝H×Tc＋（１－H）×（Tm＋Tc）＝Tc＋（１－H）×Tm =T+(1-98.4%)×6T=1.096T 无 Cache 的访存时间为６T，所以速度提高倍数＝６÷1.096＝５.47 倍。 5-27 已知采用页式虚拟存储器，某程序中一条指令的虚地址是：000001111111100000。该程 序的页表起始地址是 0011，页面大小１K，页表中有关单元最末四位（实页号）见下表： 组号 (7 位) 组内块号 (2 位) 块内地址 (5 位)
_
A12 0 1 0 1
A11~A0 --------------------
第一组 第二组 第三组 第四组
CS 0 A13 A12 CS1 A13 A12 CS 2 A13 A12
CS 3 A13 A12
存储器的逻辑图如图 1 所示。 5-16.现有如下存储芯片：2K×1 的 ROM、4K×1 的 RAM、8K×1 的 ROM。若用它们组成容量为 16KB 的存储器，前 4KB 为 ROM，后 12KB 为 RAM，CPU 的地址总线 16 位。 （1）各种存储芯片分别用多少片？ （2）正确选用译码器及门电路，并画出相应的逻辑结构图。 （3）指出有无地址重叠现象。 [解]： （1） 需要用 2K×1 的 ROM 芯片 16 片，4K×1 的 RAM 芯片 24 片。不能用 8K×1 的 ROM 芯片，因为大于 ROM 应有的空间。 （2） 各存储芯片的地址跟配如下： A15 A14 A13 A12 A11 A10~A0 X X 0 0 0 ----- 2KB ROM X X 0 0 1 ------ 2KB ROM X X 0 1 ----------------- 4KB RAM X X 1 0 ----------------- 4KB RAM X X 1 1 ----------------- 4KB RAM 相应的逻辑结构图如图 2 示。 （3）有地址重叠现象。因为地址线 A15、A14 没有参加译码
计算机组成原理习题答案第五章
对阶之后，尾数相加和相减。
相加：１１．０１１１１０
＋１１．１００００１
１０．１１１１１１
需右规一次，［X＋Y］浮＝０１１０；１．０１１１１１
所以X＋Y＝２１１０×（－０．１００００１）
相减：１１．０１１１１０
＋００．０１１１１１
１１．１１１１０１
需左规４次，［X－Y］浮＝０００１；１．０１００００
④
１５
１６
１７
１８
１９１１０００
１１００１
１１０１０
１１０１１
１１１００１０１０１
１０１１０
１０１１１
１１０００
１１００１
若A≥５，B≥５，
则＋３校正
①和在０～４范围内，不用校正，结果正确。
②和在６～９范围内，当A＜５，B＜５，需＋３校正，而当A＜５，B≥５或A≥５，B＜５
时，不需校正。故校正函数为：
１/４X补＝１．１１１１００１，［４X］补＝１．００１１０００
（４）１．００００１１１
１/４X补＝１．１１００００１，［４X］补＝１．００１１１００
5．证明在全加器里，进位传递函数P＝A i＋Bi＝Ai⊕Bi。
解：并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位
的进位。进位表达式为
相加：００．０１０１１０
＋１１ ．０１１０００
１１．１０１１１０
需左规一次，［X＋Y］浮＝１０１１；１．０１１１００
所以X＋Y＝２－１０１×（－０．１００１００）
相减：００．０１０１１０
＋００．１０１０００
００．１１１１１０
所以X－Y＝２－１００×０．１１１１１０
（３）X＝２－０１１×０．１０１１００，Y＝２－００１×（－０．１１１１００）
计算机组成原理第5章习题参考答案
第5 章习题参考答案第5 章习题参考答案1．请在括号内填入适当答案。
在CPU 中：(1)保存当前正在执行的指令的寄存器是（IR）；(2)保存当前正在执行的指令地址的寄存器是（AR）(3)算术逻辑运算结果通常放在（DR）和（通用寄存器）。
2．参见图 5.15 的数据通路。
画出存数指令“ STO Rl， (R2)”的指令周期流程图，其含义是将寄存器Rl 的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及为操作信号序列如下：STO R1, (R2)(PC)→ARPC O, G, AR i(M) → DR R/W=R(DR) → IR DR O , G, IR i(R2) → AR R2O , G, AR i(R1) → DR R1O , G, DR i(DR) → M R/W=W~3．参见图 5.15 的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将 (R3)为地址主存单元的内容取至寄存器 R2 中，标出各微操作控制信号序列。
解：LAD R3, (R0) 的指令流程图及为操作信号序列如下：LAD (R3), R0(PC)→ AR PC O, G, AR i(M) → DR R/W=R(DR) → IR DR O , G, IR i(R3) → AR R3O , G, AR i(M) → DR R/W=R(DR) → R0DR O , G, R0i~4．假设主脉冲源频率为 10MHz，要求产生 5 个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个 CPU 周期中要产生 3 个节拍脉冲；T l＝200ns，T2=400ns，T3=200ns，试画出时序产生器逻辑图。
解：取节拍脉冲 T l、 T2、T3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为 200ns，即，其频率为 5MHz. ；由于要输出 3 个节拍脉冲信号，而 T3的宽度为 2 个时钟周期，也就是一个节拍电位的时间是 4 个时钟周期，所以除了 C4外，还需要 3 个触发器—— C l、C2、C3；并令T1C 1C2；T1C 2C3；T3C1 C 3，由此可画出逻辑电路图如下：6．假设某机器有 80 条指令，平均每条指令由 4 条微指令组成，其中有一条取指微指令是所有指令公用的。
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１.l 解释下列名词摩尔定律：对集成电路上可容纳的晶体管数目、性能和价格等发展趋势的预测，其主要内容是：成集电路上可容纳的晶体管数量每18个月翻一番，性能将提高一倍，而其价格将降低一半。
主存：计算机中存放正在运行的程序和数据的存储器,为计算机的主要工作存储器，可随机存取。
控制器:计算机的指挥中心,它使计算机各部件自动协调地工作。
时钟周期:时钟周期是时钟频率的倒数，也称为节拍周期或T周期，是处理操作最基本的时间单位。
多核处理器:多核处理器是指在一枚处理器中集成两个或多个完整的计算引擎（内核)。
字长：运算器一次运算处理的二进制位数。
存储容量: 存储器中可存二进制信息的总量。
CＰＩ:指执行每条指令所需要的平均时钟周期数。
MＩＰＳ：用每秒钟执行完成的指令数量作为衡量计算机性能的一个指标，该指标以每秒钟完成的百万指令数作为单位。
ＣPＵ时间：计算某个任务时CPU实际消耗的时间，也即CPU真正花费在某程序上的时间。
计算机系统的层次结构:计算机系统的层次结构由多级构成,一般分成5级,由低到高分别是：微程序设计级,机器语言级，操作系统级,汇编语言级，高级语言级。
基准测试程序：把应用程序中使用频度最高的那那些核心程序作为评价计算机性能的标准程序。
软／硬件功能的等价性:从逻辑功能的角度来看，硬件和软件在完成某项功能上是相同的,称为软/硬件功能是等价的，如浮点运算既可以由软件实现,也可以由专门的硬件实现。
固件:是一种软件的固化，其目的是为了加快软件的执行速度。
可靠性:可靠性是指系统或产品在规定的条件和规定的时间内,完成规定功能的能力。
产品可靠性定义的要素是三个“规定”：“规定条件”、“规定时间”和“规定功能”。
MTTF:平均无故障时间,指系统自使用以来到第一次出故障的时间间隔的期望值。
MＴTＲ:系统的平均修复时间。
MTＢF：平均故障间隔时间，指相邻两次故障之间的平均工作时间。
可用性:指系统在任意时刻可使用的概率,可根据MTTF、MTTR和MTBF等指标计算处系统的可用性。
最新计算机组成原理第五章答案
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及微操作信号序列如下：STO R1, (R2)R/W=RDR O, G, IR iR2O, G, AR iR1O, G, DR iR/W=W3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR i R/W=R DR O , G, IR iR 3O , G, AR i DR O , G, R 0iR/W=R LAD (R3), R04．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理第五章部分课后题答案
计算机组成原理第五章部分课后题答案常用的I/O编址方式有两种：I/O与内存统一编址和I/O独立编址·I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式，I/O设备与主存占用同一个地址空间，CPU可像访问主存一样访问I/O设备，不需要安排专门的I/O指令。
·I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O地址空间。
I/O设备与主机交换信息时，共有哪几种控制方式？简述它们的特点。
·程序直接控制方式：也称查询方式，采用该方式，数据在CPU和外设间的传送完全靠计算机程序控制，CPU的操作和外围设备操作同步，硬件结构简单，但由于外部设备动作慢，浪费CPU时间多，系统效率低。
·程序中断方式：外设备准备就绪后中断方式猪肚通知CPU，在CPU相应I/O设备的中断请求后，在暂停现行程序的执行，转为I/O 设备服务可明显提高CPU的利用率，在一定程度上实现了主机和I/O设备的并行工作，但硬件结构负载，服务开销时间大·DMA方式与中断方式一样，实现了主机和I/O设备的并行工作，由于DMA 方式直接依靠硬件实现贮存与I/O设备之间的数据传送，传送期间不需要CPU程序干预，CPU可继续执行原来的程序，因此CPU利用率和系统效率比中断方式更高，但DMA方式的硬件结构更为复杂。
比较程序查询方式、程序中断方式和DMA方式对CPU工作效率的影响。
·程序查询方式：主要用于CPU不太忙且传送速度不高的情况下。
无条件传送方式作为查询方式的一个特例，主要用于对简单I/O设备的控制或CPU明确知道外设所处状态的情况下。
·中断方式：主要用于CPU的任务比较忙的情况下，尤其适合实时控制和紧急事件的处理· DMA方式（直接存储器存取方式）：主要用于高速外设进行大批量数据传送的场合。
计算机组成原理第五章答案
10. 什么是I/O接口?它与端口有何区别？为 什么要设置I/O接口？I/O接口如何分类？ 解： I/O接口一般指CPU和I/O设备间的连 接部件； I/O端口一般指I/O接口中的各种寄存器。 I/O接口和I/O端口是两个不同的概念。一 个接口中往往包含若干个端口，因此接口地址 往往包含有若干个端口地址。
若为输出，除数据传送方向相反以外，其他操作 与输入类似。工作过程如下： 1）CPU发I/O地址地址总线接口设备选择 器译码选中，发SEL信号开命令接收门； 2）输出： CPU通过输出指令（OUT）将数据放 入接口DBR中； 3）CPU发启动命令 D置0，B置1 接口向设 备发启动命令设备开始工作； 4）CPU等待，输出设备将数据从 DBR取走； 5）外设工作完成，完成信号接口 B置0，D 置 1； 6）准备就绪信号控制总线 CPU，CPU可通 过指令再次向接口DBR输出数据，进行第二次传送。
2. 简要说明CPU与I/O之间传递信息可采用 哪几种联络方式？它们分别用于什么场合？ 答： CPU与I/O之间传递信息常采用三种联 络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为： 直接控制适用于结构极简单、速度极慢的 I/O设备，CPU直接控制外设处于某种状态而无须 联络信号。 同步方式采用统一的时标进行联络，适用于 CPU与I/O速度差不大，近距离传送的场合。 异步方式采用应答机制进行联络，适用于 CPU与I/O速度差较大、远距离传送的场合。
启动
I/O准备 就绪
DMA请求
数据传送： 响应， 让出一个 MM周期
现行程序
准备下 个数据
现行程序 A
DMA请求 总线请求
就绪
D
B
CPU
DMAC
C
I/O
计算机组成原理第5章部分习题参考答案
第五章部分习题参考答案【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？解：1024 = 10 根。
由于一次可读写8位数据，所以需要8根数据输入输出线。
n = log2【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？解：因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。
所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。
试求：(1)实现该存储器所需芯片数量(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：(1)需要16组来构成16K，共需芯片16×8 = 128片(2)需要的地址线总位数是14位。
因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
每块板的结构如下图4块板共同组成16K×8存储器的结构图【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。
设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：注：采用全译码方式方案4组不同的4K的RAM芯片。
可以写出片选逻辑表达式【5-17】用容量为16K×1的DRAM芯片构成64KB的存储器(1)画出该存储器的结构框图(2)设存储器的读写周期均为0.5微秒，CPU在1微秒内至少要访存一次，试问采用哪种刷新方式比较合理？相邻两行之间的刷新间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：(1)结构框图如下(若看不清可以从”视图”菜单中调整显示比例)(2)由于存储器芯片规格为16K×1，所以，其芯片内部的存储矩阵是128×128的存储矩阵。
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了；或者你才在上一个洞吞了柏忌，下一个洞你就为抓了老鹰而兴奋不已。
第 5 章习题参考答案1．请在括号内填入适当答案。
在CPU 中：(1) 保存当前正在执行的指令的寄存器是(IR )；(2) 保存当前正在执行的指令地址的寄存器是( AR )(3) 算术逻辑运算结果通常放在( DR )和( 通用寄存器 )。
2．参见图 5.15 的数据通路。
画出存数指令“ STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl 的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及为操作信号序列如下：只有凭借毅力，坚持到底，才有可能成为最后的赢家。
这些磨练与考验使成长中的青少年受益匪浅。
在种种历练之后，他们可以学会如何独立处理问题；如何调节情绪与心境，直面挫折，抵御压力；如何保持积极进取的心态去应对每一次挑战。
往往有着超越年龄的成了；或者你才在上一个洞吞了柏忌，下一个洞你就为抓了老鹰而兴奋不已。
只有凭借毅力，坚持到底，才有可能成为最后的赢家。
这些磨练与考验使成长中的青少年 受益匪浅。
在种种历练之后，他们可以学会如何独立处理问题；如何调节情绪与心境，直 面挫折，抵御压力；如何保持积极进取的心态去应对每一次挑战。
往往有着超越年龄的成3．参见图 5.15的数据通路，画出取数指令 “LAD (R3)，R0”的指令周期流程图， 其含义是将 (R3)为地址主存单元的内容取至寄存器 R2 中，标出各微操作控制信 号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR iR/W=RDR O , G, IR iR 2O , G, AR iR 1O , G, DR iR/W=WSTO R1, (R2)了；或者你才在上一个洞吞了柏忌，下一个洞你就为抓了老鹰而兴奋不已。
LAD (R3), R0(PC)→AR PC O, G, AR(M) → DR R/W=R(DR) → IR DR O, G, IR(R3)→AR R3O, G, AR i(M) → DR R/W=R(DR) →R0DR O, G, R0i4．假设主脉冲源频率为10MHz，要求产生 5 个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：只有凭借毅力，坚持到底，才有可能成为最后的赢家。
这些磨练与考验使成长中的青少年受益匪浅。
在种种历练之后，他们可以学会如何独立处理问题；如何调节情绪与心境，直面挫折，抵御压力；如何保持积极进取的心态去应对每一次挑战。
往往有着超越年龄的成了；或者你才在上一个洞吞了柏忌，下一个洞你就为抓了老鹰而兴奋不已。
5．如果在一个CPU 周期中要产生 3 个节拍脉冲；T l＝200ns，T2=400ns，T3=200ns，试画出时序产生器逻辑图。
解：取节拍脉冲T l、T2、T3 的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns，即，其频率为5MHz.；由于要输出 3 个节拍脉冲信号，而T3的宽度为 2 个时钟周期，也就是一个节拍电位的时间是 4 个时钟周期，所以除了C4外，还需要 3 个触发器——C l、C2、C3；并令T1 C1 C2 ；T1 C2 C3 ；T3 C1 C3 ，由此可画出逻辑电路图如下：只有凭借毅力，坚持到底，才有可能成为最后的赢家。
这些磨练与考验使成长中的青少年受益匪浅。
在种种历练之后，他们可以学会如何独立处理问题；如何调节情绪与心境，直面挫折，抵御压力；如何保持积极进取的心态去应对每一次挑战。
往往有着超越年龄的成了；或者你才在上一个洞吞了柏忌，下一个洞你就为抓了老鹰而兴奋不已。
6．假设某机器有80 条指令，平均每条指令由 4 条微指令组成，其中有一条取指微指令是所有指令公用的。
已知微指令长度为32 位，请估算控制存储器容量。
解：80条指令，平均每条指令由 4 条微指令组成，其中有一条公用微指令，所以总微指令条数为80 (4-1)+1=241 条微指令，每条微指令32位，所以控存容量为：241 32 位7．某ALU 器件是用模式控制码M S3 S2 S1 C 来控制执行不同的算术运算和逻辑操作。
下表列出各条指令所要求的模式控制码，其中y 为二进制变量，φ为0 或l 任选。
试以指令码(A ，B，H，D，E，F，G)为输入变量，写出控制参数M，S3，S2，S l，C 的逻辑表达式只有凭借毅力，坚持到底，才有可能成为最后的赢家。
这些磨练与考验使成长中的青少年受益匪浅。
在种种历练之后，他们可以学会如何独立处理问题；如何调节情绪与心境，直面挫折，抵御压力；如何保持积极进取的心态去应对每一次挑战。
往往有着超越年龄的成了；或者你才在上一个洞吞了柏忌，下一个洞你就为抓了老鹰而兴奋不已。
解：由表可列如下逻辑方程M=GS3=H+D+FS2=A+B+D+H+E+F+GS1=A+B+F+GC=H+D+Ey+Fy 8．某机有8 条微指令I1—I8，每条微指令所包含的微命令控制信号如下表所示a—j 分别对应10 种不同性质的微命令信号。
假设一条微指令的控制字段仅限为8位，请安排微指令的控制字段格式。
解：因为有10 种不同性质的微命令信号，如果采用直接表示法则需要10 位控制字段，现控制字段仅限于8 位，那么，为了压缩控制字段的长度，必须设法把一个微指令周期中的互斥性微命令组合在一个小组中，进行分组译码。
经分析，(e,f,h)和(b,i,j) 、或(d,i,j)和(e,f,h)、或(g,b,j)和(i,f,h) 均是不可能同时出现的互斥信号，所以可将其通过2:4 译码后输出三个微命令信号(00表示该组所有的微命令均无效)，而其余四个微命令信号用直接表示方式。
因此可用下面的格式安排控制字段。
e f h b i j只有凭借毅力，坚持到底，才有可能成为最后的赢家。
这些磨练与考验使成长中的青少年受益匪浅。
在种种历练之后，他们可以学会如何独立处理问题；如何调节情绪与心境，直面挫折，抵御压力；如何保持积极进取的心态去应对每一次挑战。
往往有着超越年龄的成了；或者你才在上一个洞吞了柏忌，下一个洞你就为抓了老鹰而兴奋不已。
或：f h i bg j9．微地址转移逻辑表达式如下：μA8 = P1·IR6·T4μA7 = P1·IR5·T4μA6 = P2·C·T4其中μA8—μA6为微地址寄存器相应位，P1和P2为判别标志，C为进位标志，IR5 和IR6为指令寄存器的相应位，T4 为时钟周期信号。
说明上述逻辑表达式的含义，画出微地址转移逻辑图。
解：μA8 = P1·IR6·T4 表示微地址的第8位在P1有效时，用IR6设置μA7 = P1·IR5·T4 表示微地址的第7位在P1有效时，用IR5设置μA6 = P2·C·T4 表示微地址的第6位在P2有效时，用进位标志C 设置，地址转移逻辑图如下：μ A8 μ A7 μ A610．某计算机有如下部件，ALU ，移位器，主存M，主存数据寄存器MDR ，主存地址寄存器MAR ，指令寄存器IR，通用寄存器R0 R3，暂存器C和D。
(1) 请将各逻辑部件组成一个数据通路，并标明数据流动方向。
只有凭借毅力，坚持到底，才有可能成为最后的赢家。
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在种种历练之后，他们可以学会如何独立处理问题；如何调节情绪与心境，直面挫折，抵御压力；如何保持积极进取的心态去应对每一次挑战。
往往有着超越年龄的成熟与自信，独立性和处理问题的能力都比较了；或者你才在上一个洞吞了柏忌，下一个洞你就为抓了老鹰而兴奋不已。
只有凭借毅力，坚持到底，才有可能成为最后的赢家。
这些磨练与考验使成长中的青少年 受益匪浅。
在种种历练之后，他们可以学会如何独立处理问题；如何调节情绪与心境，直 面挫折，抵御压力；如何保持积极进取的心态去应对每一次挑战。
往往有着超越年龄的成 (2) 画出“ ADD R1，R2”指令的指令周期流程图。
解：(1) 设该系统为单总线结构，暂存器 C 和 D 用于 ALU 的输入端数据暂存，移位 器作为 ALU 输出端的缓冲器，可对 ALU 的运算结果进行附加操作，则数据通 路可设计如下：(2) 根据上面的数据通路，可画出“ ADD R1 ，R2”(设 R1为目的寄存器 )的指令 周期流程图如下：(R1)→C(R2)→D(C)+(D) → 移位器(移位器 )→ R111．已知某机采用微程序控制方式，控存容量为 512*48 位。
微程序可在整个控 存ADD R1, R2 (PC)→MAR (M) → MDR (MDR) → IRPC+1了；或者你才在上一个洞吞了柏忌，下一个洞你就为抓了老鹰而兴奋不已。
中实现转移，控制微程序转移的条件共 4 个，微指令采用水平型格式，后继微指令地址采用断定方式。
请问；(1) 微指令的三个字段分别应为多少位?(2) 画出对应这种微指令格式的微程序控制器逻辑框图。
解：(1) 因为容量为512*48 位，所以下址字段需用9 位，控制微程序转移的条件有 4 个，所以判别测试字段需4位或(3 位译码)，因此操作控制字段的位数48-9-4=35 位(或48-9-3=36 位)(2) 微程序控制器逻辑框图参见教材P.147图 5.2312．今有 4 级流水线，分别完成取指、指令译码并取数、运算、送结果四步操作。
今假设完成各步操作的时间依次为100ns，100ns，80ns，50ns。
请问；(1) 流水线的操作周期应设计为多少?(2) 若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第 2 条指令要推迟多少时间进行?(3) 如果在硬件设计上加以改进，至少需推迟多少时间?答：(1) 流水操作周期为max(100,100,80,50)=100ns (2)若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么在第 1 条指令“送结果”步骤完成后，第 2 条指令的“取数”步骤才能开始，也就是说，第2 条指令要推迟两个操作周期，即200ns 才能进行。
只有凭借毅力，坚持到底，才有可能成为最后的赢家。
这些磨练与考验使成长中的青少年受益匪浅。
在种种历练之后，他们可以学会如何独立处理问题；如何调节情绪与心境，直面挫折，抵御压力；如何保持积极进取的心态去应对每一次挑战。
往往有着超越年龄的成了；或者你才在上一个洞吞了柏忌，下一个洞你就为抓了老鹰而兴奋不已。
只有凭借毅力，坚持到底，才有可能成为最后的赢家。
这些磨练与考验使成长中的青少年 受益匪浅。
在种种历练之后，他们可以学会如何独立处理问题；如何调节情绪与心境，直 面挫折，抵御压力；如何保持积极进取的心态去应对每一次挑战。