(集成电路原理)作业习题与答案

22
4. 简述硅栅P阱CMOS的光刻步骤？ 掩膜1： P阱光刻
P-well
P-well
P-well
N-Si-衬底
N+ P+
P+
N+
N+ P+
P
N-Si
2020/11/9
23
具体步骤如下： 1）生长二氧化硅（湿法氧化）：
SiO2
Si-衬底
Si(固体)+ 2H2O SiO2（固体）+2H2
2020/11/9
集成电路原理课程
作业习题与答案
第0章 绪论 第1章 集成电路的基本制造工艺 第2章 集成电路中的晶体管及其寄生效应 第3章 集成电路中的无源元件
2020/11/9
1
第0章 绪论
1. 什么叫半导体集成电路？ 2. 按照半导体集成电路的集成度来分，分为哪些类型，
请同时写出它们对应的英文缩写？ 3. 按照器件类型分，半导体集成电路分为哪几类？ 4. 按电路功能或信号类型分，半导体集成电路分为哪几类？
2020/11/9
4
3. 按照器件类型分，半导体集成电路分为哪几类？
电流I
参与导电的载流子 既有空穴又有电子，
称为双级型
Bipolar Junction Transistor
BJT型
Bi-CMOS
电流I
参与导电的载流 子只有空穴或电 子，称为单级型
MOS Transistor
MOS型
2020/11/9
P-well
P+
P+
N-Si
N+
N+
P-well
2020/11/9
1、P+区光刻 2、离子注入B+，栅区有多晶硅做
掩蔽，称为硅栅自对准工艺。 3、去胶
33
P+
P-well
硼离子注入
P+
P+
P-well
去胶
2020/11/9
34
掩膜5 ：N+区光刻
P-well
P+ P+
N+ N+
P-well
P+
P+
17
III. 第三次光刻----P型基区扩散孔光刻
E
B
C
S
P+
n+
p
n-epi
n+-BL
n+
P+
Tepi
P-Si P-Si
2020/11/9
18
IV. 第四次光刻----N+发射区扩散孔光刻
EB
C
S
P+
n+
p
n-epi
n+-BL
n+
P+
Tepi
P-Si P-Si
2020/11/9
19
V. 第五次光刻----引线孔光刻
2020/11/9
3
2. 按照半导体集成电路的集成度来分，分为哪些类型， 请同时写出它们对应的英文缩写？
• 小规模集成电路 (Small Scale IC，SSI) • 中规模集成电路 (Medium Scale IC，MSI) • 大规模集成电路 (Large Scale IC，LSI) • 超大规模集成电路 (Very Large Scale IC，VLSI) • 特大规模集成电路 (Ultra Large Scale IC，ULSI) • 巨大规模集成电路 (Gigantic Scale IC，GSI）
N-Si
N+
N+
P-well
2020/11/9
1、N+区光刻 2、离子注入P+，栅区有多晶硅做掩
蔽，称为硅栅自对准工艺。 3、去胶
35
N+
P+
P+
P-well
磷离子注入
P+
P+
N+
N+
P-well
去胶
2020/11/9
36
掩膜6 ：光刻接触孔
P-well
P+
P+
N-Si
2020/11/9
N+
N+
种？
2020/11/9
47
7. SBD（Schottky-Barrier-Diode) 与pn结二极管相比较， 有何特点？SBD在TTL电路中有何作用？
8. 教材p.43， 图2.25示出肖特基箝位晶体管（SCT Schottky clamp transistor），说明其工作原理。
9. MOS集成电路中有哪些有源寄生效应？ 10.画图说明MOS IC寄生沟道的形成原因。它对MOS集
P+ P+ N阱
N+- BL
N+
N+
P N阱
N+- BL
改进方法：在N阱里加隐埋层 • 使NPN管的集电极串联电阻减小； • 使CMOS器件的抗闩锁性能大大提高。
2020/11/9
43
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
E
B
C
S
n+ P+
n+
p
P+
n+-BL
n-epi
P-Si
Siwk.baidu.com2隔离岛
P-well
♣ 淀积氮化硅 光刻有源区 场区氧化 去除有源区氮化硅及二氧化硅
27
deposited nitride layer
2020/11/9
有源区
有源区光刻板 N型P型MOS制作区域
(漏-栅-源)
28
1） 淀积氮化硅：
P-well
氧化膜生长（湿法氧化）
2） 光刻有源区：
P-well
纵向NPN EB C
N+
N+
P
N阱
在现有N阱 CMOS工艺 上增加一块
掩膜板
优点：
• NPN具有较薄的基区，提高了其性能；
• N阱使得NPN管C极与衬底隔开，可根据电路需要接电位；
缺点：
• 集电极串联电阻还是太大，影响双极器件的驱动能力。
2020/11/9
42
NMOS
PMOS
纵向NPN EB C
N+ N+ P－-epi P+- SUB
2020/11/9
涂胶
P-well
氮化膜生长
有源区光刻板
P-well
对版曝光
29
P-well
显影
3） 场区氧化：
P-well
场区氧化（湿法氧化）
2020/11/9
P-well 氮化硅刻蚀去胶
P-well 去除氮化硅薄膜及有源区SiO2
30
掩膜3： 光刻多晶硅
P-well
P+
P+
N-Si
2020/11/9
npn C(n)
n+-BL
P-Si
S(p)
衬底接最低电位
隐埋层作用：1. 减小寄生pnp管的影响 2. 减小集电极串联电阻
2020/11/9
10
2. 在制作晶体管的时候，衬底材料电阻率的选取对器件
有何影响？
E
B
C
S
电阻率过大将增大集电极串联电阻，扩大饱和压降，
若过小耐压低，结电容增大，且外延时下推大。
5
4. 按电路功能或信号类型分，半导体集成电路分为哪几类？
1
0
输入与输出量均为二 进制的数字，不是高 电平，既是低电平， 在数字电路中表现为
“0”，“1”。
数模混合 集成电路
输入与输出量为连续变 化的模拟量
数字集成电路
模拟集成电路
2020/11/9
6
5. 什么是特征尺寸？它对集成电路工艺有何影响？ 集成电路中半导体器件的最小尺寸如MOSFET的最小
N+
As掺杂（离子注入）
2020/11/9
去胶
N+
去除氧化膜
15
外延层
2020/11/9
E
B
C
S
P+
n+
p
n-epi
n+-BL
n+
P+
Tepi
P-Si P-Si
16
II. 第二次光刻----P隔离扩散孔光刻
EB
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
Tepi
P-Si P-Si
2020/11/9
EB
CS
P+
n+
p
n+ P+
n-epi
n+-BL
2020/11/9
N+隐埋层
P-Si衬底
12
具体步骤如下： • 生长二氧化硅（湿法氧化）：
SiO2 Si-衬底
Si(固体)+ 2H2O SiO2（固体）+2H2
2020/11/9
13
② 隐埋层光刻：
涂胶
光源
2020/11/9
曝光
腌膜对准
显影
14
刻蚀（等离子体刻蚀） ③ N+掺杂：
沟道长度。是衡量集成电路加工和设计水平的重要标志。 它的减小使得芯片集成度的直接提高。 6. 名词解释：集成度、wafer size、die size、摩尔定律？ 集成度：一个芯片上容纳的晶体管的数目 wafer size：指包含成千上百个芯片的大圆硅片的直径 die size：指没有封装的单个集成电路 摩尔定律：集成电路的芯片的集成度每三年提四倍，而 加工尺寸缩小0.7倍。
40
5. 以P阱CMOS工艺为基础的BiCMOS的有哪些不足？
NPN晶体管电流增益小；
集电极的串联电阻很大;
NPN管C极只能接固定电位，从而限制了NPN管的使用。
2020/11/9
41
6. 以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？
并请提出改进方法。
PMOS
P+ P+ N阱
NMOS N+ N+ P- SUB
N+
N+
P-well
多晶硅栅极
栅极氧化膜
P-well
去除氮化硅薄膜及有源区SiO2
♣ 生长栅极氧化膜 淀积多晶硅 光刻多晶硅
31
P-well
生长栅极氧化膜 多晶硅光刻板
P-well
淀积多晶硅
2020/11/9
P-well
涂胶光刻
P-well
多晶硅刻蚀
32
掩膜4 ：P+区光刻
P-well
P+ P+
2020/11/9
7
第1章 集成电路的基本制造工艺
1. 四层三结的结构的双极型晶体管中隐埋层的作用？ 2. 在制作晶体管的时候，衬底材料电阻率的选取对器件
有何影响？ 3. 简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4. 简述硅栅p阱CMOS的光刻步骤？ 5. 以P阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6. 以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？
24
2）P阱光刻：
涂胶
光源
2020/11/9
曝光
腌膜对准
显影
25
刻蚀（等离子体刻蚀） 3）P阱掺杂：
P+
硼掺杂（离子注入）
2020/11/9
去胶
P-well
去除氧化膜
26
掩膜2： 光刻有源区
P-well
P+
P+
N-Si
2020/11/9
N+
N+
P-well
有源区：NMOS、PMOS 晶体管形成的区域
P-well
磷硅玻璃（PSG)
P+ P+
N+ N+
P-well
1、淀积PSG. 2、光刻接触孔 3、刻蚀接触孔
37
P+ P+
N+ N+
P-well
淀积PSG
P+ P+
N+ N+
P-well
刻蚀接触孔
2020/11/9
P+ P+
N+ N+
P-well
光刻接触孔
P+ P+
N+ N+
P-well
去胶
38
1. 为什么集成双极型晶体管会存在寄生效应？画出截面 图并说明何谓有源寄生效应。
2. 画出集成双极型晶体管截面图说明何谓无源寄生效应。 3. 如何抑制集成双极型晶体管的有源寄生效应和无源寄
生效应？ 4. 如图所示横向pnp管、纵向pnp管的剖面图。试说明它
们的结构与特点。 5. 说明提高衬底pnp管电流增益的主要措施。 6. 双极IC中的集成二极管有几种形式？最常用的是哪几
并请提出改进方法。
2020/11/9
8
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8. 请画出CMOS反相器的版图，并标注各层掺杂类型和输
入输出端子。
2020/11/9
9
1. 四层三结的结构的双极型晶体管中隐埋层的作用？
EB
C
S
E(n+)
P+
n+
p
n+
P+
n-epi
B(p) pnp
EB
C
S
P+
n+
p
n-epi
n+-BL
n+
P+
Tepi
P-Si P-Si
2020/11/9
20
铝淀积
2020/11/9
21
VI. 第六次光刻----反刻铝
第一次光刻：N+隐埋层扩散孔光刻 第二次光刻：P隔离扩散孔光刻 第三次光刻：P型基区扩散孔光刻
2020/11/9
第四次光刻：N+发射区扩散孔光刻 第五次光刻：引线孔光刻 第六次光刻：反刻铝
5. 什么是特征尺寸？它对集成电路工艺有何影响？ 6. 名词解释：集成度、wafer size、die size、摩尔定律？
2020/11/9
2
1. 什么叫半导体集成电路？
通过一系列的加工工艺，将晶体管，二极管等有源器件 和电阻，电容等无源元件，按一定电路互连。集成在一块 半导体基片上。封装在一个外壳内，执行特定的电路或系 统功能。
P+
n+
n+
P+
p
n-epi
n+-BL
TTL电路：0.2Ω.cm；模拟电路：0.5～5Ω.cm
P-Si
为了减小结电容，击穿电压高，外延层下推小，电阻率应取大； 为了减小集电极串联电阻，饱和压降小，电阻率应取小。
2020/11/9
11
3. 简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ I. 第一次光刻----N+隐埋层扩散孔光刻
2020/11/9
44
A
A’
P+
2020/11/9
E
B
E
B
n+
p
n+-BL
C
S
C
S
n+
P+
n-epi
P-Si
P+隔离扩散 P基区扩散
N+扩散 接触孔
铝线 隐埋层
45
8. 请画出CMOS反相器的 版图，并标注各层掺杂类 型和输入输出端子。
2020/11/9
46
第2章 集成电路中的晶体管及其寄生效应
掩膜7 ：光刻铝线
P-well
2020/11/9
P+ P+
N+ N+
P-well
1、淀积铝. 2、光刻铝 3、去胶
39
P+
P+
N+
N+
P-well
P阱光刻→光刻有源区→光刻多晶硅 → P+区光刻→ N+区光刻→光刻接触孔 →光刻铝线
2020/11/9
铝线 PSG 场氧 栅极氧化膜 N+区 P+区 P-well N-型硅极板 多晶硅
成电路的正常工作产生什么影响？如何防止MOS集成 电路产生寄生沟道？ 11.为什么说Latch-Up(锁定/闩锁)效应是CMOS IC存在的 一种特殊的寄生效应？画出其等效电路图，说明消除 “Latch-up”效应的方法？ 12.如何解决MOS器件中的寄生双极晶体管效应？
2020/11/9