使用QuartusII进行设计仿真

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QuartusII讲义2_顶层文件设计与波形仿真

QuartusII讲义2_顶层文件设计与波形仿真一、顶层原理图文件的设计。

（60分钟）（一）继续流水灯的实验，将已经编译通过的clk.v和led.v文件生成为模块，在原理图中引用这些模块。

并添加输入输出管脚，生成一个完整地zled.bdf文件。

1、新建一个项目名为zled。

（自己完成）2、向新建的项目中添加文件：选择文件：3、打开文件：4、对当前打开的文件创建模块单元操作：创建完成：5、使用同样的方法，添加led.v并创建模块。

6、新建一个顶层原理图文件：7、在空白处双击左键，进入模块选择窗口：在对话框中，选择project子目录下的clk，单击ok将其放置在空白处。

8、同样方法，将led模块加入到文件中。

9、添加输入输出管脚。

同样是双击空白处，在name对话框中输入input，所见如下：单击ok将其放置在原理图文件中。

使用同样方法，输入output将输出管脚也引入。

10，用同样的方法，改变output为light[7..0]。

12、保存顶层文件为zled.bdf。

至此我们就完成了整个顶层原理图的输入和连接工作。

如果要更改任意一个模块的程序，只需双击该模块，就进入了他的文本编辑窗口，可以直接进行修改，改完后保存变异即可接收更改信息。

接着进行仿真和下载。

（二）编译项目在一个项目中，编译器只对顶层文件进行编译的，本项目中顶层文件是zled.bdf。

单击2、单击ok后，就进入了波形仿真窗口3、在管脚区域（红方框内）单击右键。

在弹出的菜单中选择4、在弹出的对话框中单击5、在下图中，选择filter下拉框中的pin unassigned(如果已经绑定了管脚则选择pin assigned)，然后单击listy中。

7、在insert node or bus对话框中单击ok即可将所有的管脚添加到波形仿真文件中。

8、添加引脚之后的波形文件如下所示：9、编辑输入文件。

添加引脚之后，再编辑输入引脚，就可以利用simulation tool来方针得到我们的输出波形。

在quartusII中用modelsim-altera仿真

在quartusII中用modelsim_altera做功能仿真1.设置modelsim_altera的执行路径（即其安装路径中的可执行文件的路径）（1）Tool→Options（2）打开如下图：（3）选择general →EDA Tool Options，在右侧的窗口中选择Modelsim_Altera，在Location of Executable中单击，用浏览的方式找到该软件的安装路径中的可执行文件路径，单击确定。

到此仿真软件的设置基本完成了。

2.项目仿真当我们建立一个新的项目时是需要对其中代码进行仿真的，整个过程需要三步：2.1首先，要预先设置仿真软件；下面介绍如何预设仿真软件。

1.Assignments→Settings…2.打开如下界面3选择“Simulation”，右侧设置按上图设置。

2.2其次，仿真之前需要编写测试平台，测试平台有两种的方法：●直接建立XX.v文件●在quartusII中自动生成测试平台模板文件，文件为XX.vt文件下面介绍如何自动生成测试平台模板文件。

1.Processing→Start→Start Test Bench Template Writer注意：要生成testbench模板的前提条件是为项目选择预用的仿真软件，然后模块必须编译成功。

Testbench模板生成后的默认路径为：项目目录\simulation\modelsim\项目名.vt（因为刚才在预设置仿真软件时的“Output Directory”选择的是默认的值simulation\modelsim）。

2.对于自动生成的测试平台模版需要打开修改测试激励信号，这里不做介绍，很简单的。

2.3改写完后要在项目里添加测试平台文件到项目里。

1.Assignments→Settings…2.在打开界面做如下操作：（1）选择“Compile test bench”，然后单击“Test Benches…”（2）打开下面的窗口（3）单击“New”打开下面的窗口，且按图中填写相关信息这个窗口是用来输入testbench的资料和选择testbench的路径的。

(完整版)基于QuartusII的数字电路仿真实验报告手册

数字电路仿真实验报告班级通信二班姓名：孔晓悦学号：10082207 作业完成后,以班级为单位,班长或课代表收集齐电子版实验报告,统一提交.文件命名规则如“通1_王五_学号”一、实验目的1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使用方法。

2. 掌握用中规模继承电路构成逻辑电路的设计方法。

3. 了解EDA软件平台Quartus II的使用方法及主要功能。

二、预习要求1. 复习数据选择器、译码器、计数器等数字集成器件的工作原理。

2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。

3．完成本实验规定的逻辑电路设计项目，并画出接线图，列出有关的真值表。

三、实验基本原理1．译码器译码器的逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号。

译码器按功能可分为两大类，即通用译码器和显示译码器。

通用译码器又包括变量译码器和代码变换译码器。

变量译码器是一种完全译码器，它将一系列输入代码转换成预知一一对应的有效信号。

这种译码器可称为唯一地址译码器。

如3线—8线、4线—16线译码器等。

显示译码器用来将数字或文字、符号的代码译成相应的数字、文字、符号的电路。

如BCD-七段显示译码器等。

2．数据选择器数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输入（又称地址输入）信号的控制下，从多路输入数据中选择某一路数据作为输出。

因此，数据选择器实现的是时分多路输入电路中发送端电子开关的功能，故又称为复用器。

一般数据选择器有n 个地址输入端，2n错误!未找到引用源。

个数据输入端，一个数据输出端或反码数据输出端，同时还有选通端。

目前常用的数据选择器有2选1、4选1、8选1、16选1等多种类型。

3．计数器计数器是一个庸医实现技术功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频、执行数字运算以及其他一些特定的逻辑功能。

74LS161是4位同步二进制计数器，它除了具有二进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。

实验三基于QuartusII的流水灯设计仿真

实验收获与体会
理论与实践相结合
通过本次实验，我们将数字电路设计与FPGA应用开发的理论知识与实践相结合，加深了对理论知识的理解，提高了实际操作能力。
团队合作的重要性
在实验过程中，我们小组成员之间进行了充分的讨论和交流，共同解决问题。这使我们深刻体会到团队合作在解决问题中的重要性。
不断探索与创新
03 通过设计实现流水灯，培养数字电路设计能力。
实验背景
FPGA（现场可编程门阵列）是一种可编artus II是Altera公司推出的一款FPGA开发软件，提供了完整的FPGA设计流程，包括设计输入、综合、布局布线、仿真和下载等。
Verilog是一种硬件描述语言，用于描述数字电路的行为和结构，广泛应用于FPGA 设计和ASIC设计领域。
高度集成
Quartus II软件集成了设计、编译、仿真和编程等所有必要的工具，方便用户进行FPGA开发。
高效编译
Quartus II软件采用了高效的编译算法，能够快速将设计转换为FPGA可执行的配置文件。
灵活设计
Quartus II软件支持多种硬件描述语言，如VHDL和Verilog，以及多种设计约束格式，方便用户进行灵活的设计。
03 流水灯设计原理
流水灯简介
01
流水灯是一种常见的LED显示设备，通过控制LED灯的亮灭顺序和时间间隔，实现动态的视觉效果。
02
流水灯通常由多个LED灯珠组成，按照一定的顺序排列在一条线上，通过控制每个LED灯的亮灭状态，形成连续的视觉效果。
流水灯工作原理
流水灯的工作原理主要是通过控制每个LED灯的亮灭状态和时间间隔，实现动态的视觉效果。
控制每个LED灯的亮灭状态通常是通过微控制器或数字逻辑电路实现的，时间间隔则通过程序控

基于quartus ii11.0的modelsim仿真

Quartus自从9.0版本以后就没有自带仿真工具。

需要进行仿真要另外安装仿真工具。

下面就以altera-modelsim6.6d 版本介绍一个简单的VHDL语言编写的程序的仿真步骤。

Quartus 工具为11.0版本。

1）.新建一个工程。

以与非门为例。

打开quartus11.0工具栏的file->new->New Quartus II Project.点击OK。

点Next创建工程文件夹，如andnotgate。

输入工程名称。

点Next先别管它，点Next选择芯片型号，因为是只是仿真，可以随便选。

或者默认。

点Next.选择仿真工具，这里选择ModelSim-Altera.点Next.点Finish。

新建了一个工程。

2）.向新建工程添加VHDL源文件File->new->VHDL File->OK编写源程序：library ieee;use ieee.std_logic_1164.all;entity andnotgate isport(a,b:in std_logic;c:out std_logic);end entity andnotgate;architecture rt1 of andnotgate is beginc<=not(a and b);end rt1;保存源程序在新建的工程中File->save as保存。

编译源文件：点击Start compilation编译成功。

3）.利用modelsim进行波形仿真要进行仿真必须先创建一个testbench的仿真激励文件。

testbench文件的编写可以利用软件提供的模板进行修改。

生成testbench模板processing->start->start test bench template writer->OK打开新生成的testbench模板。

在新建工程里的simulation->modelsim里的后缀为.vht的文件。

实验三基于QaurtusII的流水灯设计仿真

掌握VHDL语言的编程方法和技巧；
实验内容和目标
加深对数字电路和FPGA原理的理解；提高分析和解决问题的能力。
02
QuartusII软件简介
QuartusII软件概述
01
Quartus II是Intel公司推出的一款综合性FPGA/CPLD开发软件
02
支持原理图、VHDL、Verilog等多种设计输入形式
掌握VHDL语言的编程方法
VHDL是一种硬件描述语言，用于描述数字电路和系统的结构和行为。本实验将通过编写 VHDL程序来实现流水灯的设计，帮助学生掌握VHDL语言的编程方法和技巧。
加深对数字电路和FPGA原理的理解
通过本实验的实践操作，学生可以更加深入地理解数字电路和FPGA的原理和工作方式，提高分析和解决问题的能力。
时序控制
流水灯的时序控制是关键，通过设定一定的时间间隔，控制每个LED灯的亮灭状态，从而实现灯光的流动。这通常通过微控制器或FPGA等可编程逻辑器件实现。
数字电路基础
流水灯的设计涉及到数字电路的基本知识，如逻辑门、触发器、计数器等。这些电路元件用于实现LED灯的驱动和控制逻辑。
硬件描述语言（HDL）实现
03
Project"添加源文件，包括VHDL或Verilog代码文件。
编译工程并生成仿真波形
01
在QuartusII软件中，选择"Processing"->"Start"->"Start Analysis & Synthesis"开始编译工程。
02
编译完成后，选择"Tools"->"RTL Viewer"可以查看RTL级电路图。

如何使用Quartus II进行仿真

使用Quartus II进行仿真
我们以一个计数器为例，在QuartusII中对其进行仿真。

打开Quartus II，新建一个工程，新建Verilog HDL文件，程序内容如下：
保存文件名为Count.v，并置顶（在菜单栏选择【Project】→【Set as top-level
Entity】）。

执行编译。

然后，新建一个Waveform文件（或打开现有的也行）
点【Edit】→【End Time】，设置仿真结束时间，
（结束时间设得太长，仿真会很慢，如果确实需要，建议使用modelsim仿真软件）
在name栏空白处，双击一下，弹出节点添加窗口，点击【Node Finder…】，弹出节点选择窗口，
在【Filter】栏中可以选择不同的信号类型，一般选【Design Entry(all names)】，
点击
还可以选择工程中的各个模块，默认是只列出顶层信号，
选中Clk、Rst_n、Cout三个信号后，点击OK返回.vwf文件界面，
选中Cout信号，点右键，选择【Properties】，
在“Radix”一项中，选择“Unsigned Decimal”，（方便观察数值）选中Clk信号，在波形编辑栏中选择
，设定周期、起始、占空比等属性，
选中Rst_n信号，通过编辑栏“0”、“1”设定波形
然后保存文件（这一步很重要），点
，执行仿真
我们可以看到Cout已经有数值变化了，通过还可以放大缩小查看。

QuartusII软件使用及设计流程

时序优化
时序分析
在Quartus II中进行时序分析，确保设计满足时序要求，找出关键路径并优化。
延迟调整
通过调整逻辑单元的时序参数，减小关键路径的延迟，提高时钟频率。
布局优化
合理安排逻辑单元的位置，减小信号传输延迟，提高时序性能。
面积优化
优化算法
采用高效的算法和优化策略，减小设计规模，降低面积成本。
低功耗硬件选择
选择低功耗硬件器件和IP核，从硬件层面降低功耗。
06
Quartus II实际应用案例
数字钟设计案例
总结词
数字钟设实现数字钟的原理图设计和编程。
详细描述
首先，在Quartus II软件中创建一个新的工程，选择合适的FPGA芯片型号。然后，使用原理图输入方式设计数字钟电路，包括分频器、计数器、译码器等模块。接着，进行仿真测试以确保设计正确。最后，将设计文件下载到FPGA芯片中，完成数字钟的硬件
保存配置
完成配置后，保存配置文件以便以后使用。
许可证激活与验证
获取许可证文件
从Altera官网或授权合作伙伴处获取Quartus II软件的许可证文件。
激活许可证
运行许可证激活程序，输入许可证文件中的激活码进行激活。
验证许可证
启动Quartus II软件，验证许可证是否有效，确保软件正常使用。
完成串口通信的硬件实现。
THANKS FOR WATCHING
感谢您的观看
Quartus II软件中提供了大量的IP核，用户可以直接调用这些IP核进行设计，避免了重复造轮子，提高了设计效率。
IP核定制
对于一些特殊需求，用户可以通过定制IP核的方式实现。Quartus II软件提供了 IP核定制工具，用户可以根据需求对IP核进行修改和定制，以满足特定设计要求。

基于QuartusII13.0的优先编码器设计与仿真

基于QuartusII 13.0的优先编码器设计与仿真发布时间：2021-12-06T06:37:59.811Z 来源：《现代电信科技》2021年第14期作者：滕艳菲黄春梅[导读] 基于QuartusII13.0版本用verilog语言设计的优先编码器，如果用其自带仿真器仿真，在建立vwf文件时，将输入X值在仿真工具栏中设置为时，输出结果不正确，本文主要针对这一问题，提出解决方法。

（广东科技学院）摘要：基于QuartusII13.0版本用verilog语言设计的优先编码器，如果用其自带仿真器仿真，在建立vwf文件时，将输入X值在仿真工具栏中设置为时，输出结果不正确，本文主要针对这一问题，提出解决方法。

关键词：QuartusII 13.0；优先编码器；仿真；X仿真设置一引言优先编码器是FPGA初学者经常练习的组合逻辑电路，一般在QuartusII软件里以verilog编码，以QuartusII自带仿真器仿真。

下面介绍基于QuartusII13.0版本的优先编码器的设计及仿真。

二优先编码器的设计优先编码器的真值表如图1所示，采用QuartusII13.0，依据真值表设计的verilog文本如图2所示：四结束语本文介绍了基于QuartusII13.0版本的优先编码器的设计及仿真过程，并对仿真遇到的问题提出了一种解决方法，仿真结果符合预期。

值得一提的是R信号只产生了高低电平，并没有X和Z，尚不完全是真正意义的随机信号，更好的仿真方法值得继续探索。

参考文献：[1]王静霞. FPGA/CPLD应用技术（Verilog语言版）第2版[M]，北京：电子工业出版社，2014[2]范舒颜.基于 Quartus Ⅱ的数字逻辑电路功能设计[J]，经验交流，2019.06[3]曹志成. 基于 LabVIEW 的 3 位优先编码器的实现[J]，信息通信，2015年第11期。

Quartus_ii_10.0教程(包含modelsim仿真)word精品文档12页

Quartus ii 10.0教程说明本文的部分章节，来源于本人翻译的Terasic DE2-115的英文入门文档。

平台硬件：艾米电子EP2C8-2010增强版套件软件：Quartus II 10.0 + ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition内容•典型的CAD流程•开始•新建工程•录入Verilog设计•编译设计•引脚分配•仿真设计电路•编程及配置到FPGA器件•测试设计电路典型的CAD流程计算机辅助设计（CAD）软件，使得运用可编程逻辑器件实现所需逻辑电路，变得容易。

比如现场可编程门阵列（FPGA）。

典型的FPGA CAD设计流程如图1所示。

图1 典型的FPGA CAD设计流程CAD流程包含以下步骤：•设计输入——所需电路可通过原理图方式或硬件描述语言方式（如Verilog或VHDL）进行设计。

•综合——输入的设计被综合进入由逻辑元素（LEs，FPGA芯片提供）组成的电路中。

•功能仿真——综合电路被测试以验证其功能是否正确，次仿真不考虑时序因素。

•布局布线——CAD Fitter工具决定网表中定义的LEs如何布置成FPGA芯片中的实际LEs。

•时序分析——分析已布局布线电路中的不同路径的传播延迟，用以指示所需电路的性能。

•时序仿真——测试已布局布线电路，验证其是否在功能和时序上都正确。

•编程及配置——设计的电路，通过编程配置开关，被实现到一个物理的FPGA芯片。

配置开关用于配置LEs和建立所需线路连接。

本指南介绍Quartus II软件的基本特征。

展示如何使用Verilog硬件描述语言来设计和实现电路。

使用GUI来实现Quartus II指令。

通过本份指南，读者将学习到：•新建工程•使用Verilog代码录入设计•将综合的电路布局到Altera FPGA•分配电路的输入输出到FPGA上的指定引脚•仿真设计电路•编程配置艾米电子EP2C8核心板上的FPGA芯片1. 开始在Quartus II中设计的每个逻辑电路或子电路，叫做一个工程。

实验一_QuartusII的使用

实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。

本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。

一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。

在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。

点击"Next"进入下一步。

2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。

IP核是现成的、可重用的模块，可以简化设计。

根据自己的需求进行选择，点击"Next"。

3.在第三步中，选择顶层设计文件的命名，并点击"Next"。

5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。

三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。

在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。

a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。

b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。

2.在设计完成后，可以使用编译按钮对设计进行编译。

编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。

四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。

在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。

实验三_基于Quartus_II的流水灯设计仿真(新).

计算机
2
三、实验原理
………………………………
流水灯是一种效果灯光，它通过按固定的规律将LED 点亮或熄灭
上图给出了一种简单的流水灯状态变化示意图，用逻辑电路控制8个LED灯，始终保持7亮1暗，在脉冲信号CP的推动下循环流动；
将灯亮用1表示，灯灭用0表示；
3
1．二进制译码器结合计数器实现
QuartusII软件可到实验中心网站上下载，要注意它的破解步骤。
10
一、准备
1、使用QuartusII软件之前，请确保软件已正常破解
若启动QuartusII时看到如下注册请求界面，则说明软件尚未注册许可，需要进行认证后才能正常使用：
11
在开始菜单\运行中输入命令：cmd，打开MS-DOS命令窗；在命令窗中输入： ipconfig/all，回车后即列出本机物理地
（3）选择仿真器和综合器类型（默认“None”为选择QuartusII自带的）；
（4）选择目标芯片（开发板上的芯片类型）；（5）工具设置，默认为都不选择，可直接跳过；（6）完成创建。工程建立后，若需要新增设计文件，可以通过菜单
项Project /Add_Remove……在工程中添加新建立的设计文件，也可以删除不需要的设计文件。编译时将按此选项卡中列出的文件处理。
完成画线连接操作
鼠标放到端点处，会自动变为小十字形，按下左键拖动到目标处，释放后即完成本次画线操作
若要画折线，在转折处单击一次左键，继续拖动即可；
为INPUT、OUTPUT端口命名：双击该输出端口，在弹出的窗口中输入名称即可。
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完整的计数译码8位流水灯参考逻辑图
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四、全程编译

练习1.2 Quartus II仿真工具的使用

练习1.2 Quartus II仿真工具的使用1.首先，打开Quartus II开发软件，新建一个名称为Encoder4_2工程（路径可自行指定，如D:\Design_Project\Altera\Practice1_2），选择器件类型EP2C8Q208C8。

（有关工程的创建，请参考练习1.1）。

2.在菜单栏中，选择“File”->“New”，新建一个名为Encoder4_2.v（或是Encoder4_2.vhd）的文件，编辑好代码并保存，并将此文件添加至工程。

（详细步骤请参见练习1.1）3.接下来，选择菜单栏的“Processing”->“Analyze Current File”，或者在工具栏中找到快捷键并单击，于是Quartus II便开始了分析和综合，以检查代码的语法正确性，并得到电路的逻辑网表。

4.接下来，我们将新建一个向量波形文件，并通过此文件实现对我们编写的源文件的仿真。

5.在菜单栏中，选择“File”->“New”，在如下所示的窗口中，我们在“V erification/DebuggingFiles”的子目录中，选中“V ector Waveform File”，然后点击下方的“OK”按钮。

6.新建的*.vwf文件的视图如下所示，接下来我们需要在这个文件里添加待观测的仿真信号。

我们在其左侧空白处双击，见图。

7.在弹出的“Insert Node or Bus”窗口中，我们点击“Node Finder”按钮。

8.在如下窗口中，我们保持“Named”一栏中的“*”不变，在“Filter”一栏中选择“Pins :all”,然后单击其后的“List”按钮。

9.我们在找到的信号列表中（左侧方框中），选中我们想要添加的信号（按住ctrl键可多选），并点击连个方框中间的按钮，如下图所示。

10.我们在如下图所示的对话框中点击“OK”按钮。

11.接下来，我们刚改所选择的带观测的信号会被添加到波形的窗口中。

quartusII输入原理图及仿真步骤

quartusII输⼊原理图及仿真步骤
在Quartus II中输⼊原理图以及实现仿真是学习基本数字电路的好⽅法。

下⾯以⼀个基本的D锁存器为例，在quartus II 13.0中⼀步⼀步来实现原理图输⼊以及仿真过程。

1，创建⼯程
指定⼯程名字以及顶层⽂件名
跳过。

我⽤的是⼩梅哥的AC620开发板，按下⾯的图进⾏选择：
因为输⼊原理图以及⽤波形⽂件来仿真，所以EDA⼯具-simulation中选None
点finish，完成⼯程创建。

随后，创建⼀个波形⽂件。

选择nand2，⼆个输⼊的与⾮门，依次添加四个and2和⼀个⾮门not
通过⼯具栏上⾯输⼊输出⼯具，以及连线⼯具，设计出以下的电路图。

保存电路图为：
启动分析与综合，编译原理图⽂件。

如果有编译错误，修改原理图，直到没有错误。

也要检查警告信息，看是否连线连接正确。

编译后，⽤rtl viewer，可以看到下⾯硬件电路图。

创建vwm格式波形⽂件，输⼊激励源。

插⼊Node和bus后，得到下⾯的波形
通过⼯具栏上⾯⼯具按钮，编辑输⼊Clk和D信号。

产⽣时钟信号：
⽤⿏标选择D，Q信号Q_n,，进⾏编辑,编辑好后，运⾏功能仿真。

功能仿真后的波形，满⾜D latch的时序，全编译后，也可以运⾏时序仿真。

quartus II 11.0仿真操作步骤

双击这个，打开工程，进入下面的界面
进入这个界面后，先点到files，然后双击2圈起来的两个文件，打开后如下图：
得到上图后，点击1圈起来的那个按钮，进行综合，得到下图：
点击ok即可。

接下来进行如下操作：
点击settings
分别确认1.2.3是不是如图所示，如果是，点击ok，然后接下来点如下选项：
点击EDA_RTL Simulation 会自动加载到仿真界面，如下：
先点击圈起来的按钮stop，让仿真停下来
点到1圈起来的界面，sim，然后点一下2圈起来的uut，如上。

然后进行如下操作，点到圈圈objects，出现如下界面：
然后将1、2、3圈起来的信号添加到波形里，例如：点击m_code，然后右击出现一个下拉菜单，选择add，接着选to wave，接着选selected signals。

对3个信号依次进行上述操作，全部添加到wave当中。

然后进行如下操作：
点击上述圈起来的按钮，可以得到如下图：
从圈1可以看出，信号的名字变清楚了，然后点圈2按钮restart，出现下图界面，点ok
接着将圈3的时间改成100us，这个是仿真的时间，也可以改成500us甚至更大。

接着点击圈4按钮，run运行。

得到下图：
点击圈中按钮，成为下图情况：
将圈1黄色的线移到开头，然后点击圈2的放大按钮，放大到可以看到波形。

出现上图这种情况就很清楚了。

其中，clk_carrier为载波信号，m_code为伪随机码基带信号，ask_code为调制信号，ask_out 为解调信号。

QuartusII18.xModelsim仿真设置

QuartusII18.xModelsim仿真设置Quartus II 18.x Modelsim仿真设置本节内容介绍在如何在QuartusII 应⽤环境下设置modelsim仿真选项，并进⾏波形仿真。

下⾯以四位乘法器为例介绍。

在QuartusII 18.x 的界⾯下建⽴两个⽂件，⼀个是设计⽂件mul4.v实现4×4的乘法器；另⼀个是testbench ⽂件tb.v，提供激励。

mul4.v⽂件如下：module mul4(input [3:0] a,input [3:0] b,output [7:0] c);assign c = a * b;endmoduletb.v ⽂件如下：`timescale 1 ns/1 psmodule tb();parameter PERIOD = 10 ;reg CLK;initialbeginCLK = 1'b0;#4;forever#4 CLK = ~CLK;endreg [3:0] a,b;wire [7:0] c;initialbegina = 4'b0000;b = 4'b0000;endalways @(posedge CLK)begina <= a + 1;if(a == 15)b <= b + 1;endmul4 mul4_dut(.a (a),.b (b),.c (c));endmoduleQuartusII 18.x的界⾯如下：图 1QuartusII仿真仿真设置步骤如下：1. 在菜单Assignment 下选中Settings…,如下图：图21. 打开Settings 对话框2. 在General对话框设置Top-level entity 为tb（testbench ⽂件）图3在EDA Tools setting 选中 Simulation，如图5图5在对话框中 Tool name –>Modelsim-Altera，其它按照图中内容选择。

QuartusII软件操作

Quartus II 软件操作
第二步根据电路图综合电路电路图输入到CAD系统之后，许多CAD工具会对其进行处
理。流程的第一步是使用综合工具，将电路图编译成逻辑表达式，然后，电路综合的下一步是工艺映射，通过使用可用的逻辑元件，确定每个逻辑表达式如何在目标芯片中实现。
使用编译器。选择Processing/Compile tool 命令，打开对应窗口，共包括四个模块。分析与综合模块执行 Quartus II 中的综合步骤，它产生逻辑元件组成的一个电路。装配模块（Fitter)模块决定芯片上各电路元件的精确布局。其中综合模块产生的每个元件都将在芯片上实现。每个模块也可以单独运行。也可以使用其他命令启动编译。编译完成时，可以查看编译报告。出现错误时，点击错误信息，可以突出显示错误出现的位置。
Quartus II 软件操作
第三步对设计的电路进行仿真 Quartus II包含仿真工具，它
们用于仿真已设计电路的行为功能。在电路仿真之前，必须先创建输入波形文件。
1）使用波形编辑器。选择File/New命令，在弹出的对话框中选择Vector Waveform File 选项，单击OK按钮。将文件命名为example_schematic.vwf并保存。
Quartus II 软件操作
① 功能仿真选择Assignments/settings命令，打开settings窗口。
在该窗口的左面，单击Simulator项，在弹出的窗口中，选择fuctional选项作为仿真模式。为了完成仿真器的设置，需要选择Processing/Generate functional simulation Netlist命令。 Quartus II根据测试输入，产生 example_schematic.vwf文件中定义的输出。选择 Processing/start simulation（或使用快捷图标），开始运行电路的功能仿真。仿真结束之后， Quartus II指出仿真完成，并给出仿真报告。

Quartus II 13.1 仿真设计案例

1.11 Quartus II设计案例
5、结束设置。单击Next后弹出的窗口是工程设置统计窗口。
1.11 Quartus II设计案例
6、工程新建完成，接下来给工程添加VHDL文件。File---New，选择 VHDL File。
1.11 Quartus II设计案例
7、在文本编辑窗口输入VHDL程序，编辑完毕后保存。
1.11 Quartus II设计案例
3、然后出现图3所示对话框，这11 Quartus II设计案例
4、工具设置。单击Next后，弹出的窗口是EDA工具设置窗口。此窗口有 3项选择，其他选择默认，即选择自带的工具，而Simulation栏，选择仿真工具：Modelsim-altera, Format(格式)栏选择VHDL。
这里需输入的是欲创建工程的基本信息，三个输入栏中分别输入的是工程将被保存的路径及工程文件夹、工程的名称和顶层实体的名称。建议工程名与顶层实体名称保持一致。输入完毕我们就可以点击Next。
1.11 Quartus II设计案例
2、出现图2所示的添加工程文件对话框。在这里需要做的是将已经写好的 VHDL文件加入到工程中。本次设计，可以直接点击Next，以后再添加VHDL 文件的工作。
1.11 Quartus II设计案例
14、对波形文件再次存盘。 15、启动仿真器。现在所有设置进行完毕，在菜单栏选Simulation--Run Timing Simulation命令，即启动仿真运算。观察仿真结果。仿真波形文件 Simulation Report通常会自动弹出。可通过波形文件分析设计是否符合要求。 16、查看RTL电路图。点击Tools —〉Netlist Viewers —〉RTL Viewer后，生成如下的RTL电路

用quartusII和modelsim实现门级仿真

⽤quartusII和modelsim实现门级仿真1.Quartus II软件仿真（Quartus 软件安装部分略）①在Quartus II中新建⼯程nand_2并编写源代码。

②在EDA Tool Settings中选择Simulation，设定Tool name，选定语⾔类型为Verilog HDL，设定Time Scale为1us，设定⽹表输出⽂件⽬录为simulation/ModelSim，如下图。

③对nand_2.v进⾏编译，在simulation/ModelSim⽬录下⾃动⽣成延时⽂件(nand_2.sdo)，⽹表⽂件(nand_2.vo)等。

④将⽹表⽂件和延时⽂件拷贝到⼯程根⽬录下。

⑤新建波形⽂件nand_2.vwf,设定End time和Grid Size 为合适⼤⼩（过⼩容易超出选⽤芯⽚的频率范围导致仿真⽆输出），选⽤End time为1ms，Grid Size为10us。

加⼊输⼊和输出信号a,b,q。

⑥Processing>Simulator tools，选择Timing时序仿真，Start输出仿真波形。

如下图：时序仿真结果：⑦File>Export导出测试平台Testbench⽂件nand_2.vt到⼯程根⽬录下。

（实验中的测试平台需要⽤综合前在modelsim中功能仿真时⽤的testbench⽂件）2.ModelSim仿真①由于Quartus II中创建⼯程时选⽤的芯⽚为Cyclone II:EP2C5T144C8，所以在Quartus安装⽬录下X:\altera\90\quartus\eda\sim_lib\找到库⽂件cycloneii_atoms.v，并拷贝到⼯程根⽬录下。

②Change directory 到⼯程⽬录exp3/,新建library为work,新建Project 为nand_2。

在⼯程中添加源⽂件nand_2，testbench⽂件（应改为综合前的仿真⽂件）nand_2.vt，⽹表⽂件nand_2.vo,库⽂件cycloneii_atoms.v。