集成电路设计习题答案1-5章
集成电路制造技术习题解答(第5单元)
复习题1. ULSI 对多层互连系统的要求？答：可从金属导电层和绝缘介质层的材料特性，工艺特性，以及互连延迟时间等多个方面来分析ULSI 对多层互连系统的要求：1、缩短互连线延迟时间，通常用电阻电容（RC ）常数表征互连线延迟时间，有：ox m ox m t t l t wl wt l RC 2ρεερ=⋅= 其中，ρ为金属连线的电阻率；l 、w 、t m 分别为金属连线层的长度、宽度和厚度；为ε、t ox 分别为介质层的介电常数和厚度。
由公式式可知，金属导电层的电阻率越低，绝缘层的介电常数越小，互连线越短，互连线延迟时间也就短，电路速度也就越快。
2、金属导电材料的选取除了要求低电阻率之外，还应抗电迁移能力强，理化稳定性能、机械性能和电学性能在经过后续工艺及长时间工作之后保持不变，最好薄膜淀积和图形转移等加工工艺简单、且经济，制备的互连线台阶覆盖特性好、缺陷浓度低、薄膜应力小。
实际上完全满足上述要求的金属或金属性材料没有。
早期的ULSI 是采用铝及铝合金作为导电材料。
近年来随着工艺技术的发展，铜已成为金属导电材料的首选，在集成度更高的ULSI 中有取代铝及铝合金的趋势。
3、绝缘介质材料的选取除了要求介电常数低之外，还应击穿场强高、漏电流低、体电阻率和表面电阻率大（一般均应大于1015Ω·cm ），即电学性能好；不吸潮、对温度的承受能力在500℃以上、无挥发性残余物存在，即理化性能好；薄膜材料的应力低、与导电层的附着性好，即兼容性好；薄膜易制备、且缺陷密度低、易刻蚀、台阶覆盖特性好，即易于加工成型。
2. 简述多层互连工艺流程。
答：在互连工艺中，首先淀积介质层，通常是CVD-PSG ；接下来平坦化，即PSG 的热处理回流，以消除衬底表面因前面光刻等工艺造成的台阶；然后通过光刻形成接触孔和通孔；再进行金属化，如PVD-Al 填充接触孔和通孔，形成互连线；如果不是最后一层金属，继续进行下一层金属化的工艺流程，如果是最后一层金属，则积淀钝化层，通常是PECVD-Si 3N 4，互连工艺完成。
集成电路设计基础 课后答案
班级：通信二班姓名：赵庆超学号：200712012977，版图设计中整体布局有哪些注意事项？答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。
2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。
3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。
4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。
8，版图设计中元件布局布线方面有哪些注意事项？答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。
高速电路，电荷的分配效应会引起很多问题。
2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。
3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过较大电流的那部分电源线和地线。
因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。
4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。
因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。
、5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。
半导体集成电路考试题目及参考答案
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
数字集成电路--电路、系统与设计(第二版)课后练习题 第五章 CMOS反相器
C H A P T E R5T H E C M O S I N V E R T E R Quantification of integrity,performance,and energy metrics of an inverterOptimization of an inverter design5.1Exercises and Design Problems5.2The Static CMOS Inverter—An IntuitivePerspective5.3Evaluating the Robustness of the CMOSInverter:The Static Behavior5.3.1Switching Threshold5.3.2Noise Margins5.3.3Robustness Revisited5.4Performance of CMOS Inverter:The DynamicBehavior5.4.1Computing the Capacitances5.4.2Propagation Delay:First-OrderAnalysis5.4.3Propagation Delay from a DesignPerspective5.5Power,Energy,and Energy-Delay5.5.1Dynamic Power Consumption5.5.2Static Consumption5.5.3Putting It All Together5.5.4Analyzing Power Consumption UsingSPICE5.6Perspective:Technology Scaling and itsImpact on the Inverter Metrics180Section 5.1Exercises and Design Problems 1815.1Exercises and Design Problems1.[M,SPICE,3.3.2]The layout of a static CMOS inverter is given in Figure 5.1.(λ=0.125µm).a.Determine the sizes of the NMOS and PMOS transistors.b.Plot the VTC (using HSPICE)and derive its parameters (V OH ,V OL ,V M ,V IH ,and V IL ).c.Is the VTC affected when the output of the gates is connected to the inputs of 4similargates?.d.Resize the inverter to achieve a switching threshold of approximately 0.75V .Do not lay-out the new inverter,use HSPICE for your simulations.How are the noise margins affected by this modification?2.Figure 5.2shows a piecewise linear approximation for the VTC.The transition region isapproximated by a straight line with a slope equal to the inverter gain at V M .The intersectionof this line with the V OH and the V OL lines defines V IH and V IL .a.The noise margins of a CMOS inverter are highly dependent on the sizing ratio,r =k p /k n ,of the NMOS and PMOS e HSPICE with V Tn =|V Tp |to determine the valueof r that results in equal noise margins?Give a qualitative explanation.b.Section 5.3.2of the text uses this piecewise linear approximation to derive simplifiedexpressions for NM H and NM L in terms of the inverter gain.The derivation of the gain isbased on the assumption that both the NMOS and the PMOS devices are velocity saturatedat V M .For what range of r is this assumption valid?What is the resulting range of V M ?c.Derive expressions for the inverter gain at V M for the cases when the sizing ratio is justabove and just below the limits of the range where both devices are velocity saturated.What are the operating regions of the NMOS and the PMOS for each case?Consider theeffect of channel-length modulation by using the following expression for the small-signalresistance in the saturation region:r o,sat =1/(λI D ).Figure 5.1CMOS inverter layout.InOutGND V DD =2.5V.Poly Metal1NMOSPMOSPolyMetal12λ182THE CMOS INVERTER Chapter 53.[M,SPICE,3.3.2]Figure 5.3shows an NMOS inverter with resistive load.a.Qualitatively discuss why this circuit behaves as an inverter.b.Find V OH and V OL calculate V IH and V IL .c.Find NM L and NM H ,and plot the VTC using HSPICE.d.Compute the average power dissipation for:(i)V in =0V and (ii)V in =2.5Ve HSPICE to sketch the VTCs for R L =37k,75k,and 150k on a single graph.ment on the relationship between the critical VTC voltages (i.e.,V OL ,V OH ,V IL ,V IH )and the load resistance,R L .g.Do high or low impedance loads seem to produce more ideal inverter characteristics?4.[E,None,3.3.3]For the inverter of Figure 5.3and an output load of 3pF:a.Calculate t plh ,t phl ,and t p .b.Are the rising and falling delays equal?Why or why not?pute the static and dynamic power dissipation assuming the gate is clocked as fast as possible.5.The next figure shows two implementations of MOS inverters.The first inverter uses onlyNMOS transistors.V OH V OL inV outFigure 5.2A different approach to derive V IL and V IH .V outV in M 1W/L =1.5/0.5+2.5VFigure 5.3Resistive-load inverterR L =75k ΩSection 5.1Exercises and Design Problems183a.Calculate V OH ,V OL ,V M for each case.e HSPICE to obtain the two VTCs.You must assume certain values for the source/drain areas and perimeters since there is no layout.For our scalable CMOS process,λ =0.125μm,and the source/drain extensions are 5λfor the PMOS;for the NMOS the source/drain contact regions are 5λx5λ.c.Find V IH ,V IL ,NM L and NM H for each inverter and comment on the results.How can you increase the noise margins and reduce the undefined region?ment on the differences in the VTCs,robustness and regeneration of each inverter.6.Consider the following NMOS inverter.Assume that the bulk terminals of all NMOS deviceare connected to GND.Assume that the input IN has a 0V to 2.5V swing.a.Set up the equation(s)to compute the voltage on node x .Assume γ=0.5.b.What are the modes of operation of device M2?Assume γ=0.c.What is the value on the output node OUT for the case when IN =0V?Assume γ=0.d.Assuming γ=0,derive an expression for the switching threshold (V M )of the inverter.Recall that the switching threshold is the point where V IN =V OUT .Assume that the devicesizes for M1,M2and M3are (W/L)1,(W/L)2,and (W/L)3respectively.What are the limitson the switching threshold?For this,consider two cases:i)(W/L)1>>(W/L)2V DD =2.5V V IN V OUTV DD =2.5V V IN V OUT M 2M 1M 4M 3W/L=0.375/0.25W/L=0.75/0.25W/L=0.375/0.25W/L=0.75/0.25Figure 5.4Inverter ImplementationsV DD =2.5V OUTM1IN M2M3V DD =2.5Vx184THE CMOS INVERTER Chapter 5ii)(W/L)2>>(W/L)17.Consider the circuit in Figure 5.5.Device M1is a standard NMOS device.Device M2has allthe same properties as M1,except that its device threshold voltage is negative and has a valueof -0.4V.Assume that all the current equations and inequality equations (to determine themode of operation)for the depletion device M2are the same as a regular NMOS.Assume thatthe input IN has a 0V to 2.5V swing.a.Device M2has its gate terminal connected to its source terminal.If V IN =0V ,what is the output voltage?In steady state,what is the mode of operation of device M2for this input?pute the output voltage for V IN =2.5V .You may assume that V OUT is small to simplify your calculation.In steady state,what is the mode of operation of device M2for this input?c.Assuming Pr (IN =0)=0.3,what is the static power dissipation of this circuit?8.[M,None,3.3.3]An NMOS transistor is used to charge a large capacitor,as shown in Figure5.6.a.Determine the t pLH of this circuit,assuming an ideal step from 0to 2.5V at the input node.b.Assume that a resistor R S of 5k Ωis used to discharge the capacitance to ground.Deter-mine t pHL .c.Determine how much energy is taken from the supply during the charging of the capacitor.How much of this is dissipated in M1.How much is dissipated in the pull-down resistanceduring discharge?How does this change when R S is reduced to 1k Ω.d.The NMOS transistor is replaced by a PMOS device,sized so that k p is equal to the k n ofthe original NMOS.Will the resulting structure be faster?Explain why or why not.9.The circuit in Figure 5.7is known as the source follower configuration.It achieves a DC levelshift between the input and the output.The value of this shift is determined by the current I 0.Assume x d =0,γ=0.4,2|φf |=0.6V ,V T 0=0.43V ,k n ’=115μA/V 2and λ=0.V DD =2.5VOUTM1(4μm/1μm)IN M2(2μm/1μm),V Tn =-0.4VFigure 5.5A depletion load NMOSinverterV DD =2.5VOutFigure 5.6Circuit diagram with annotated W/L ratios=5pFSection 5.1Exercises and Design Problems 185a.Suppose we want the nominal level shift between V i and V o to be 0.6V in the circuit in Figure 5.7(a).Neglecting the backgate effect,calculate the width of M2to provide this level shift (Hint:first relate V i to V o in terms of I o ).b.Now assume that an ideal current source replaces M2(Figure 5.7(b)).The NMOS transis-tor M1experiences a shift in V T due to the backgate effect.Find V T as a function of V o for V o ranging from 0to 2.5V with 0.5V intervals.Plot V T vs.V oc.Plot V o vs.V i as V o varies from 0to 2.5V with 0.5V intervals.Plot two curves:one neglecting the body effect and one accounting for it.How does the body effect influence the operation of the level converter?d.At V o (with body effect)=2.5V,find V o (ideal)and thus determine the maximum error introduced by the body effect.10.For this problem assume:V DD =2.5V ,W P /L =1.25/0.25,W N /L =0.375/0.25,L =L eff =0.25μm (i.e.x d =0μm),C L =C inv-gate ,k n ’=115μA/V 2,k p ’=-30μA/V 2,V tn0=|V tp0|=0.4V,λ =0V -1, γ=0.4,2|φf |=0.6V ,and t ox =e the HSPICE model parameters for parasitic capacitance given below (i.e.C gd0,C j ,C jsw ),and assume that V SB =0V for all problems except part (e).Figure 5.7NMOS source follower configuration V DD =2.5V V iV oV DD =2.5VV i V oV bias =(a)(b)I o1um/0.25um M1186THE CMOS INVERTER Chapter 5##Parasitic Capacitance Parameters (F/m)##NMOS:CGDO=3.11x10-10,CGSO=3.11x10-10,CJ=2.02x10-3,CJSW=2.75x10-10PMOS:CGDO=2.68x10-10,CGSO=2.68x10-10,CJ=1.93x10-3,CJSW=2.23x10-10a.What is the V m for this inverter?b.What is the effective load capacitance C Leff of this inverter?(include parasitic capacitance,refer to the text for K eq and m .)Hint:You must assume certain values for the source/drain areas and perimeters since there is no layout.For our scalable CMOS process,λ =0.125μm,and the source/drain extensions are 5λfor the PMOS;for the NMOS the source/drain contact regions are 5λx5λ.c.Calculate t PHL ,t PLH assuming the result of (b)is ‘C Leff =6.5fF’.(Assume an ideal step input,i.e.t rise =t fall =0.Do this part by computing the average current used to charge/dis-charge C Leff .)d.Find (W p /W n )such that t PHL =t PLH .e.Suppose we increase the width of the transistors to reduce the t PHL ,t PLH .Do we get a pro-portional decrease in the delay times?Justify your answer.f.Suppose V SB =1V,what is the value of V tn ,V tp ,V m ?How does this qualitatively affect C Leff ?ing Hspice answer the following questions.a.Simulate the circuit in Problem 10and measure t P and the average power for input V in :pulse(0V DD 5n 0.1n 0.1n 9n 20n),as V DD varies from 1V -2.5V with a 0.25V interval.[t P =(t PHL +t PLH )/2].Using this data,plot ‘t P vs.V DD ’,and ‘Power vs.V DD ’.Specify AS,AD,PS,PD in your spice deck,and manually add C L =6.5fF.Set V SB =0Vfor this problem.b.For Vdd equal to 2.5V determine the maximum fan-out of identical inverters this gate candrive before its delay becomes larger than 2ns.c.Simulate the same circuit for a set of ‘pulse’inputs with rise and fall times of t in_rise,fall =1ns,2ns,5ns,10ns,20ns.For each input,measure (1)the rise and fall times t out_rise andV DD =2.5VV IN V OUTC L =C inv-gateL =L P =L N =0.25μmV SB-+(W p /W n =1.25/0.375)Figure 5.8CMOS inverter with capacitiveSection 5.1Exercises and Design Problems 187t out_fall of the inverter output,(2)the total energy lost E total ,and (3)the energy lost due to short circuit current E short .Using this data,prepare a plot of (1)(t out_rise +t out_fall )/2vs.t in_rise,fall ,(2)E total vs.t in_rise,fall ,(3)E short vs.t in_rise,fall and (4)E short /E total vs.t in_rise,fall.d.Provide simple explanations for:(i)Why the slope for (1)is less than 1?(ii)Why E short increases with t in_rise,fall ?(iii)Why E total increases with t in_rise,fall ?12.Consider the low swing driver of Figure 5.9:a.What is the voltage swing on the output node (V out )?Assume γ=0.b.Estimate (i)the energy drawn from the supply and (ii)energy dissipated for a 0V to 2.5V transition at the input.Assume that the rise and fall times at the input are 0.Repeat the analysis for a 2.5V to 0V transition at the input.pute t pLH (i.e.the time to transition from V OL to (V OH +V OL )/2).Assume the input rise time to be 0.V OL is the output voltage with the input at 0V and V OH is the output volt-age with the input at 2.5V .pute V OH taking into account body effect.Assume γ =0.5V 1/2for both NMOS and PMOS.13.Consider the following low swing driver consisting of NMOS devices M1and M2.Assumean NWELL implementation.Assume that the inputs IN and IN have a 0V to 2.5V swing andthat V IN =0V when V IN =2.5V and vice-versa.Also assume that there is no skew between INand IN (i.e.,the inverter delay to derive IN from IN is zero).a.What voltage is the bulk terminal of M2connected to?V in V out V DD =2.5V W L 3μm 0.25μm =p 2.5V0V C L =100fFW L 1.5μm 0.25μm=n Figure 5.9Low Swing DriverV LOW =0.5VOutM1ININ M225μm/0.25μm 25μm/0.25μmC L =1pFFigure 5.10Low Swing Driver188THE CMOS INVERTER Chapter 5b.What is the voltage swing on the output node as the inputs swing from 0V to 2.5V .Showthe low value and the high value.c.Assume that the inputs IN and IN have zero rise and fall times.Assume a zero skewbetween IN and IN.Determine the low to high propagation delay for charging the outputnode measured from the the 50%point of the input to the 50%point of the output.Assumethat the total load capacitance is 1pF,including the transistor parasitics.d.Assume that,instead of the 1pF load,the low swing driver drives a non-linear capacitor,whose capacitance vs.voltage is plotted pute the energy drawn from the lowsupply for charging up the load capacitor.Ignore the parasitic capacitance of the driver cir-cuit itself.14.The inverter below operates with V DD =0.4V and is composed of |V t |=0.5V devices.Thedevices have identical I 0and n.a.Calculate the switching threshold (V M )of this inverter.b.Calculate V IL and V IH of the inverter.15.Sizing a chain of inverters.a.In order to drive a large capacitance (C L =20pF)from a minimum size gate (with inputcapacitance C i =10fF),you decide to introduce a two-staged buffer as shown in Figure5.12.Assume that the propagation delay of a minimum size inverter is 70ps.Also assumeV DD =0.4VV IN V OUTFigure 5.11Inverter in Weak Inversion RegimeSection 5.1Exercises and Design Problems 189that the input capacitance of a gate is proportional to its size.Determine the sizing of thetwo additional buffer stages that will minimize the propagation delay.b.If you could add any number of stages to achieve the minimum delay,how many stages would you insert?What is the propagation delay in this case?c.Describe the advantages and disadvantages of the methods shown in (a)and (b).d.Determine a closed form expression for the power consumption in the circuit.Consider only gate capacitances in your analysis.What is the power consumption for a supply volt-age of 2.5V and an activity factor of 1?16.[M,None,3.3.5]Consider scaling a CMOS technology by S >1.In order to maintain compat-ibility with existing system components,you decide to use constant voltage scaling.a.In traditional constant voltage scaling,transistor widths scale inversely with S,W ∝1/S.To avoid the power increases associated with constant voltage scaling,however,youdecide to change the scaling factor for W .What should this new scaling factor be to main-tain approximately constant power.Assume long-channel devices (i.e.,neglect velocitysaturation).b.How does delay scale under this new methodology?c.Assuming short-channel devices (i.e.,velocity saturation),how would transistor widthshave to scale to maintain the constant power requirement?1InAdded Buffer StageOUTC L =20pF C i =10fF‘1’is the minimum size inverter.??Figure 5.12Buffer insertion for driving large loads.190THE CMOS INVERTER Chapter5DESIGN PROBLEMUsing the0.25μm CMOS introduced in Chapter2,design a static CMOSinverter that meets the following requirements:1.Matched pull-up and pull-down times(i.e.,t pHL=t pLH).2.t p=5nsec(±0.1nsec).The load capacitance connected to the output is equal to4pF.Notice that thiscapacitance is substantially larger than the internal capacitances of the gate.Determine the W and L of the transistors.To reduce the parasitics,useminimal lengths(L=0.25μm)for all transistors.Verify and optimize the designusing SPICE after proposing a first design using manual -pute also the energy consumed per transition.If you have a layout editor(suchas MAGIC)available,perform the physical design,extract the real circuitparameters,and compare the simulated results with the ones obtained earlier.。
(完整版)集成电路设计复习题及解答
集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（Setup Time），试画图进行说明。
12.什么是触发器的保持时间（Hold Time），试画图进行说明。
13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、 画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
(整理)集成电路设计习题答案1-5章
CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P13 5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
数字集成电路分析与设计 第五章答案
CHAPTER 5P5.1. For each problem, restate each Boolean equation into a form such that it can be translatedinto the p and n-complex of a CMOS gate.a. ()()Out ABC BD ABC BD A B C B D =+=+=+++b. ()()()Out AB AC BC AB AC BC A B A C B C =++=++=+++c. ()()Out A B CD A AB C D A A B CD A A B CD A =+++=++=+++=++AbVddVddAb BbAAbVddP5.2.AP5.3. First, convert the equation into its p and n-complex.()()()()()()()()()()()Out A B C BC AB AB C BC AB AB C BC AB AB C BC AB AB C BC AB AB C B C =⊕+=++=++=+=++=+++VddP5.4. The truth table is given below in terms of voltages. The function is F A B =The worse case V OH is V DD and the worse case V OL is 0V.P5.5. The first circuit is a NOR gate while the second is a NAND gate. The V OL and V OHcalculated are for the worst-case scenario. To find this, assume only one transistor turns on, this just reduces to a pseudo-NMOS/PMOS inverter, so the other transistors are not important.a. The V OL for the pseudo-NMOS (in 0.18μm) is:()()()2,1N N OXNSAT OX P GSP TPP SATOL W C L N DD TN GSP TP CP PDD TN SAT P N OX v C W V V I V k V V V V E L V V v W L C μ-==--+-=()2DD TP N N OX V V W C μ-()()()()()20.1DD TP CP P DD TN SAT P N DD TPDDN N DD TP CP P DD TN V V E L V V v W L V V V W V V E L V V μ-+--==-+-()()()()()()()()()()()()226440.18100.2100.210 1.80.50.14μm=1.40.11.8270 1.80.5240.2 1.80.5SAT P N DD TPN DD N DD TP CP P DD TN v W L V V W V V V E L V V μλ---=-+-⨯⨯⨯-==-+-Since the minimum width is 2λ, we make that the width. The V OH for the pseudo-PMOS (in 0.18μm) is:()()()()()()2221SDPSDP CP PN P V P OX P SGP TP SDP SAT OX N GSN TN V GSN TN CN N N E L SAT OX I sat I lin C W V V V v C W V V V V E L L v C μ=---=-++()2P OX N DD TN DD TN CN NC W V V V V E L μ-=-+()()()()()()2201DD OH DD OH CP PV V P DD TPDDOH V V P E L W V V VV L ------+()()()()()()20.1824620.184.8(70) 1.80.50.180.2(10)(810)1.80.51.80.5 1.21P P W L ---⨯-=-++4.2P W λ≈The pseudo-PMOS circuit will have bigger devices than the pseudo-NMOS.P5.6. The steps to solving this question are the same as the pseudo-NMOS question in Chapter4.a. For V OH , recognize that GS T V V >= for operation so the output can only be as high asDD T V V -. Since 0SB V ≠, body effect must be taken into account and the full equationis:()()()001.20.40.2OH DD T DDT V V V V Vγγ=-+=-+=-+ Iteration produces V OH =0.73V.b. For V OL , we must first recognize that the worst-case V OL occurs when only one of the pull-down transistors is on. Next we identify the regions of operation of the transistors. In this case, the pull-up transistor is always in saturation and the pull-down is most likely in the linear region since it will have a high input (high V GS ) and a low output (low V DS ). Then, we equate the two currents together and solve for V OL :()()()()()()()()221222222211111224620.61(1)(270)1.20.4(0.13)(10)(810)1.20.42(1.20.42)0.61DS DS CN OL OLV N OX GS T DS sat OX GS T V GS T CN E LV OL OL V OL I sat I lin W C V V V W v C V V V V E LL V V V μ-=---=-++--⨯--=--++Using a programmable calculator or a spreadsheet program, V OL = 0.205V. The dc current with the output low is:()()()()2222222260.20520.2050.61(1)(270)(1.610)1.20.4(0.205)146.5DS DS CN V N OX GS T DS DS V ELW C V V V I L Aμμ---=+⨯--=+=The power with the output low is:(46.5)(1.2)55.8DS DD P I V A V W μμ===P5.7. See Example 5.2 which is based on the NAND gate. This question is the same except thatit addresses the NOR gate.With both inputs tied together, 88N P W W λλ==2χ=== ()()1.80.520.50.77V 112DD TP TNS V V V V χχ-+-+===++In the SPICE solution, the reason why the results vary for input A and B is due to body-effect.P5.8. The solution is shown below. Notice that there is no relevance with the lengths andwidths of the transistors when it comes to V OH , although they the do matter when calculating V OL.01.80.50.3 2.51Vout GG T GG out T V V V V V V γ=-=++=++=P5.9. For t PLH , we need to size the pull-up PMOS appropriately.()()()()15120.70.720.70.73010010845010PLH eqp LOAD p SQLOAD PLHLt RC R C WL W R C k t λλ--====Ω⨯=⨯For V OL :()()()()()()()()()()()()()2246660.1220.10.63 4.210810 1.610 1.20.4 1.08mA1.20.4240.1(270)(1.610)1.20.40.11138.577377232(3OLOL CN P sat OX GS T P GS T CP V N N OX OL TN OLN P V N N E LNN NW v C V V I sat V V E LW C V V V W I sat L L W W W stack L μλλλ---⨯⨯⨯--===-+-+--⨯--==++===⨯=2)155(2)W stack λ=P5.10. The circuit is shown below:()()()()()()()()31512315120.720.70.7301075106350100.720.70.712.510751026.6275010PLH EQP LOAD PP EQPLOAD PLHPHL EQN LOAD NN EQNLOAD PHLLt RC R C W L W R C t Lt RC R C W L W R C t λλλλλ----====⨯⨯=⨯====⨯⨯=≈⨯Because the number of transistors in series is more than one, we must multiply the widths by the appropriate number. Here, all the NMOS transistors will have a width of 54λ. The PMOS transistors will have widths of 126λ and 190λ, respectively.P5.11. We estimate the dc power and dynamic switching power for this problem.a. The circuit’s dc power can be computed by computing the dc current when the output is low. This is given by I DS =550uA/um x 0.1um=55uA. Then P DC =66uW when the output is low.b. Its dynamic power can be calculated by simply using the equation 2dyn DD P CV f α=. Therefore, P dyn =(50fF)(V DD -V TN )(V DD )(100MHz)=4.4uW.P5.12. The pseudo-NMOS inverter has static current when the output is low. We can estimate itas:()()()()()()()()224660.110810 1.610 1.20.425.6A 1.20.4240.1P sat OX GS T P GS T CP W v C V V I sat V V E Lμ--⨯⨯⨯--===-+-+Then the average static power is P stat =(25.6uA)(1.2)/2 =15.4uW.The dynamic power is dyn DD swing avg P CV V f ==(50fF)(1.2)(1.1)f avg assuming that V OL is 0.1V.For the CMOS inverter, the static power is almost zero: P stat =I sub V DD . It is far less than the pseudo-NMOS case. The dynamic power dyn DD swing avg P CV V f ==(50fF)(1.2)2f avg is slightly larger than the pseudo-NMOS case.VVINCMOS InverterV V INPseudo-NMOSP5.13. Model development to compute αsc .P5.14. The energy delivered by the voltage source is:()()200202DDDDV C sourceDD DD L L DDCL DDV CDDcap C LC L C C LdvE i t V dt V C dt C V dvC V dt dv V E i t v dt C v dt C v dv C dt∞∞∞∞========⎰⎰⎰⎰⎰⎰As can be seen, only half the energy is stored in the capacitor. The other half was dissipated as heat through the resistor.P5.15. The average dynamic power does not depend on temperature if the frequency stays thesame. However, the short-circuit current will increase as temperature increases. In addition, the subthreshold current increases as temperature increases. So the overall power dissipation will be higher. P5.16. The circuit is shown below. The delay should incorporate both Q and Qb settling in400ps. All NMOS and PMOS devices are the same size in both NAND gates.QQW()()()()()()()()15331220.70.70.70.720.71001030100.1212.5100.10.72400101μm N P P PHL PLH UP LOAD DOWN LOAD LOAD eqp eqn P N LOAD eqp eqn LOAD eqp eqn PL Lt t t R C R C C R R W W C R L R L WC R L R L W t --⎛⎫=+=+=+ ⎪⎝⎭+=++==≈P5.17. The small glitch in J propagates through the flop even though it is small. This is due tothe fact that the JK-flop of Figure 5.20 has the 1’s catching problem. P5.18. The small glitch in J does not propagate through the flop since the edge-triggeredconfiguration does not have a 1’s catching problem.P5.19. The positive-edge triggered FF is as follows:QQDS(a) With CK=D=0 and S=R=1, the outputs are(b) Now CK=0。
集成电路设计基础 课后答案
1、答：确定系统规范；系统框架设计；源代码设计；FPGA综合和硬件验证；ASIC逻辑综合；综合后仿真；版图设计；版图后仿真；提交版图数据、制版流片和芯片测试。
其中所涉及的问题有对系统划分为若干子模块并设计控制器以控制协调各子模块的工作。
将行为级或寄存器级描述转换成相应门级网表等。
√9、答：单进程状态机之寄存器的VHDL程序：library ieee;use ieee.std-logic-1164.all; √entity controller is √port (ready: in std-logic;clk: in std-logic;read-write: in std-logic;we,oe: out std-logic);end controller; √architecture state-machine of controller istype state-type is (idle,decision,read,write);signal present-state,next-state :state-type;beginprocess1;process(clk)beginif(clk'event and clk='1')then present_state<=next_state;end if;end process; √process2:process(present_state,ready,read_write)begincase present_state iswhen idle=>we<='0';oe<='0';if(ready='1')then next_state<=decision;end if; √when decision=>we<='0';oe<='0';if(read_write='1')then next_state<=read;else next_state<=write;end if; √when read=>we<='0';oe<='1';if(ready='1')then next_state<=idle;else next_state<=read;end if; √when write=>we<='1';oe<='0';if(ready='1')then next_state<=idle;else next_state<=write;end if; √end case;end process;end state_machine;√对于这个状态机来说其双进程的VHDL程序如下：library ieee;use ieee.std-logic-1164.all;entity controller isport (ready: in std-logic;clk: in std-logic;read-write: in std-logic;we,oe: out std-logic);end controller;architecture state-machine of controller istype state-type is (idle,decision,read,write);signal present-state,next-state :state-type;begin--process1:process(present_state,ready,read_write)begincase present_state iswhen idle=>we<='0';oe<='0';if(ready='1')then next_state<=decision;end if;when decision=>we<='0';oe<='0';if(read_write='1')then next_state<=read;else next_state<=write;end if;when read=>we<='0';oe<='1';if(ready='1')then next_state<=idle;else next_state<=read;end if;when write=>we<='1';oe<='0';if(ready='1')then next_state<=idle;else next_state<=write;end if;end case;end process;--process2;process(clk)beginif(clk'event and clk='1')then present_state<=next_state;end if;end process;end state_machine; √12、答：逻辑综合有以下几个步骤：RTL描述，此过程要对电路进行描述并进行必要的功能验证；翻译，此过程是对中间资源进行一些简单的分配；逻辑优化，此进程用于去除冗余逻辑，以产生优化的内部结果；工艺映射和优化，此过程使用工艺库中所提供的单元代替前面的中间描述；工艺库，此过程利用工艺库中的单元进行设计；设计约束条件，此过程从时序、序、面积、功耗和工作环境等因素考虑各约束条件；最优化的门级描述，此过程是反复修改RTL代码或设计约束条件，以便得到预想的设计效果。
集成电路设计习题答案1-5章
CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P13 5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年
集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年1.画小信号等效电路时，恒定电流源视为。
答案:开路2.模拟集成电路设计中可使用小信号分析方法的是。
答案:增益3.模拟集成电路设计中可使用大信号分析方法的是（）。
答案:输出摆幅4.题1-1-1 中国高端芯片联盟正式成立时间是：。
答案:2016年7月5.题1-1-2 如下不是集成电路产业特性的是：。
答案:低风险6.题1-1-3 摩尔定律是指集成电路上可容纳的晶体管数目，约每隔：个月便会增加一倍，性能也将提升一倍。
答案:187.MOS管的小信号模型中，体现沟长调制效应的参数是（）。
答案:8.工作在饱和区的MOS管，可以被看作是一个。
答案:电压控制电流源9.下图中的MOS管工作在区（假定Vth=0.7V）。
【图片】答案:饱和区10.一个MOS管的本征增益表述错误的是。
答案:与MOS管电流无关11.工作在区的MOS管，其跨导是恒定值。
答案:饱和12.MOS管中相对最大的寄生电容是。
答案:栅极氧化层电容13.MOS管的小信号输出电阻【图片】是由MOS管的效应产生的。
答案:沟长调制14.题1-1-4 摩尔定律之后，集成电路发展有三条主线，以下不是集成电路发展主线的是：。
答案:SoC15.题1-1-5 单个芯片上集成约50万个器件，按照规模划分，该芯片为：。
答案:VLSI16.题1-1-6 年发明了世界上第一个点接触型晶体管。
答案:194717.题1-1-7 年发明了世界上第一块集成电路。
答案:195818.题1-1-8 FinFET等多种新结构器件的发明人是：。
答案:胡正明19.题1-1-9 集成电路代工产业的缔造者：。
答案:张忠谋20.题1-1-10 世界第一块集成电路发明者：。
答案:基尔比21.MOS管一旦出现现象，此时的MOS管将进入饱和区。
答案:夹断22.MOS管从不导通到导通过程中，最先出现的是。
答案:耗尽23.在CMOS模拟集成电路设计中，我们一般让MOS管工作在区。
3篇1章习题解答浙大版集成电路课后答案
第一章 放大电路的动态和频响分析题 对于放大电路的性能指标，回答下列问题：(1) 已知某放大电路第一级的电压增益为40dB ，第二级的电压增益为20dB ，总的电压增益为多少dB(2) 某放大电路在负载开路时输出电压为4V ，接入3 k Ω的负载电阻后输出电压降为3V ，则该放大电路的输出电阻为多少(3) 为了测量某CE 放大电路的输出电压，是否可以用万用表的电阻档直接去测输出端对地的电阻解：(1) 60 dB ；(2) 1 k Ω；(3) 不可以。
题 一学生用交流电压表测得某放大电路的开路输出电压为，接上24 k Ω的负载电阻后测出的电压值为4V 。
已知电压表的内阻为120 k Ω。
求该放大电路的输出电阻R o 和实际的开路输出电压V oo 。
】解：由题意列方程组： 420208.4120120=+⋅=+⋅o DD o BB R V R V解得：V 5k 5=Ω=OO o V R ，题 在图题所示CS 放大电路中，已知静态工作点为V GSQ ＝，I DQ ＝2mA ，V DSQ ＝5V ，R s ＝3kΩ。
设电压放大倍数为vA ＝-20，发生截止失真时输出电压的正向幅值为5V ，发生饱和失真时输出电压的负向幅值为3V 。
(1) 当输入信号为v i =ωt (V)时，画出g 、d 点的电压波形v G 、v D ，并标出峰、谷电压的大小；(2) 当输入信号为v i =ωt (V)时，画出g 、d 点的电压波形v G 、v D ，并标出峰、谷电压的大小。
图题解：(1) 当v i =ωt (V)时，栅极的静态电压为：V 5.5325.0=⨯+-=+=s DQ GSQ GQ R I V V栅极的瞬态电压为：(V)t 0.1sin 5.5ω+=+=i GQ G v V v|漏极的瞬态电压为：(V) sin 211sin 1.0)20(325t t v A R I V v V v V v iv s DQ DSQ o DQ d DQ D ω-=ω⨯-+⨯+=++=+=+=因此，v G 、v D 电压波形如图（a ）所示。
《集成电路设计(第2版)》习题答案10-12章
图10.40 反相器链驱动结构 4．列出CMOS存储器的分类和各自的特点。 分类： 半导体存储器按数据存取方式的不同可分为随机存储器 （RAM） 和只读存储器 （ROM） . 基 于单个数据存储单元的工作原理，RAM 主要分为两大类：动态存储器(DRAM)和静态存储器 (SRAM)。 而在ROM中根据数据存储(写入数据)方式的不同， 可分为掩膜ROM 和可编ROM(PROM)。 可编程ROM 又可进一步分为熔丝型ROM、 可擦除PROM(EPROM)、 电可擦除PROM(EEPROM)和闪存 （Flash），下图概括了存储器的分类。
集成电路版图设计习题答案第二章集成电路制造工艺
集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。
2．简述外延工艺的用途。
答：外延工艺的应用很多。
外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。
在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。
使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。
图 外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。
利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。
利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。
外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。
3．简述二氧化硅薄膜在集成电路中的用途。
答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。
二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。
4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。
其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。
湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。
因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。
实际热氧化工艺通常采用干、湿氧交替的方式进行。
（集成电路原理）第5章MOS反相器习题与答案
第5章MOS反相器习题与答案1. 说明MOS器件的基本工作原理。
它与BJT基本工作原理的区别是什么？MOS器件基于表面感应的原理，是利用垂直的栅压V GS实现对水平I DS的控制。
它是多子（多数载流子）器件。
用跨导描述其放大能力。
双极器件（两种载流子导电）是多子与少子均起作用的器件，有少子存贮效应，它用基极电流控制集电极电流，是流控器件。
用电流放大系数描述其放大能力。
2. 试以栅介质和栅电极的种类对MOS器件进行分类。
当前VLSI MOSIC工艺的主流采用何种工艺？以SiO2为栅介质时，叫MOS器件，这是最常使用的器件形式。
历史上也出现过以Al2O3为栅介质的MAS器件和以Si3N4为栅介质的MNS 器件，以及以SiO2+ Si3N4为栅介质的MNOS器件，统称为金属-绝缘栅-半导体器件--MIS 器件。
以Al为栅电极时，称铝栅器件。
以重掺杂多晶硅(Poly-Si) 为栅电极时，称硅栅器件。
它是当前VLSI MOS器件的主流器件。
3. 试述硅栅工艺的优点。
①它使|V TP|下降1.1V，也容易获得合适的V TN值并能提高开关速度和集成度。
②硅栅工艺具有自对准作用，使栅区与源、漏交迭的密勒电容大大减小，也使其它寄生电容减小，使器件的频率特性得到提高。
另外，在源、漏扩散之前进行栅氧化，也意味着可得到浅结。
③硅栅工艺还可提高集成度，这不仅是因为扩散自对准作用可使单元面积大为缩小，而且因为硅栅工艺可以使用“二层半布线”即一层铝布线，一层重掺杂多晶硅布线，一层重掺杂的扩散层布线。
4. 画出MOS器件的输出特性曲线。
指出它和BJT输出特性曲线的异同。
何谓厄莱电压？在饱和区MOS器件的电流-电压特性将不再是水平直线的性状，而是向上倾斜，也就是说，工作在饱和区的NMOS器件的电流将随着V DS的增加而增加。
这种在V DS作用下沟道长度的变化引起饱和区输出电流变化的效应，被称为沟道长度调制效应。
衡量沟道长度调制的大小可以用厄莱(Early)电压V A表示，它反映了饱和区输出电流曲线上翘的程度。
数字集成电路设计入门(从HDL到版图)1-5
•
RTL级/功能级
– – 用功能块内部或功能块之间的数据流和控制信号描述系统 基于一个已定义的时钟的周期来定义系统模型
•
结构级/门级
– – 用基本单元(primitive)或低层元件(component)的连接来描述系 统以得到更高的精确性，特别是时序方面。 在综合时用特定工艺和低层元件将RTL描述映射到门级网表
抽象级(Levels of Abstraction)
• 设计工程师在不同的设计阶段采用不同的抽象级
– 首先在行为级描述各功能块，以降低描述难度，提高仿真速度。 – 在综合前将各功能模块进行RTL级描述。 – 用于综合的库中的大多数单元采用结构级描述。在本教程中的结 构级描述部分将对结构级(门级)描述进行更详细的说明。
Cadence Verilog仿真器
• Verilog-XL和NC Verilog仿真器都是基于事件算法的 仿真器。仿真器读入Verilog HDL描述并进行仿真以 反映实际硬件的行为。 • Verilog-XL和NC Verilog仿真器遵循IEEE 1364 Verilog规范制定的基于事件的调度语义 • 仿真器可用于
• 实验，24学时
– Verilog (5) – Synthesis (2) – Place &Route (1)
• 考试，3学时
参考书目
• • • • Cadence Verilog Language and Simulation Verilog-XL Simulation with Synthesis Envisia Ambit Synthesis 《硬件描述语言Verilog》 清华大学出版社，Thomas &Moorby，刘明业等译，2001.8
• • • •
集成电路原理第五章习题解答
1、名词解释： 自对准工艺 LOCOS 设计规则 根据讲义和教材组织整理。
名词解释的解答要领： 概念或定义——是什么 有何特点 有何应用
2、已知：VLSI电路的长互连系统中，一金属长连线的电阻 率为，长度为L，宽度W，厚度d；互连层间介质的介电常 数为ox，其厚度tox 。则
（1）请画出此长连线寄生阻容的等效网络。
解题提示： (1) 由CD=1m，可知=0.5m，版图中各间距均以 =0.5m的整数倍取值。 (2) 按10000: 1的比例，即坐标纸上的1cm对应1m。
(3) 绘图时可采取两种方案： • 先画出草图，标出各版次图形之间的间距，并在坐标纸上标 出对应位置，检查无误后，根据所定的各层图例或颜色连成 图形，这样可避免反复修改，影响图纸美观。 • 先确定最小、最内层的图形，如漏、源区的接触孔，由内向 外按设计规则要求依次画出各道版次。适合于对工艺、版图 比较熟练者采用。 布局、布线技巧可参考讲义或教材。 此题中容易出现的问题是W/L=1:1的PMOS管，应采用哑铃 状结构：
PF/m2 110-4 0.410-4
金属层-衬底
0.310-4
解：此题关键在于理解各导电层的层次关系，考虑有交叠部 分情况下，中间层对上、下层的屏蔽作用。 (1) 金属层与衬底之间构成的电容 CMetal=（1003）0.310-4
=1002.532.50.310-4=5.62510-2PF
(2) 多晶硅与衬底之间构成的电容 CPoly=（44+2+22）0.410-4 =2220.410-4=5.510-3PF
5、分析如下版图，要求：（1）提取并画出电路图； （2）分析该电路功能。
由电路图可知应为逻辑电路，列出其真值表如下：
集成电路版图设计习题答案第一章半导体器件理论基础
集成电路版图设计习题答案第1章半导体器件理论基础【习题答案】1．如何理解本征半导体和掺杂半导体材料的导电机理。
答：本征半导体就是一块没有杂质和缺陷的半导体，其晶格结构是完美的，在其内部除了硅原子外没有其它任何原子，因此是纯净的。
在绝对零度附近，本征半导体的共价键是完整的、饱和的，无本征激发，自然没有电子和空穴；当温度升高时，本征激发过程产生了电子和空穴，这些本征载流子的浓度虽然很低，但仍然可以导电。
在杂质半导体材料中，由于掺入杂质的数量远大于硅的本征载流子浓度，因此这些半导体材料的导电性不是由本征激发产生的载流子决定，而是受控于材料中所掺入的杂质（包括杂质的数量和类型）。
在半导体中可以掺入各种各样的杂质，但为了更好的控制半导体材料的导电性，通常掺入元素周期表中的III、V族元素。
杂质半导体的导电能力通常高于本征半导体。
2．如何理解空穴的导电机理。
答：空穴的导电作用如下图所示。
在下图中，位置（1）有一个空穴，它附近的价键上的电子就可以过来填补这个空位，例如从位置(2)跑一个价键电子到位置(1)去，但在位置（2）却留下了一个空位，相当于空穴从位置(1)移动到位置(2)去了。
同样，如果从位置(3)又跑一个电子到位置(2)去，空穴就又从位置(2)跑到位置(3)，……。
如果用虚线箭头代表空穴移动的方向，实线箭头代表价键电子移动的方向，就可以看出，空穴的移动可以等效于价键电子在相反方向的移动。
图空穴的导电作用3．简述PN结的结构与导电特性。
答：在一块半导体材料中，如果一部分是N型区，另一部分是P型区，那么在N型区和P型区的交界面处就形成了PN结（简称为结）。
当P型区和N型区相接触时，一些空穴就从P型区扩散到N型区中。
同样，一些电子也从N型中扩散到P型区中。
扩散的结果是在N型区和P型区的交界面处的两侧形成了带正、负电荷的区域，称为空间电荷区。
在空间电荷区内由于存在正负离子将形成电场，这个电场称为自建电场，电场的方向从N型区指向P型区。
数字集成电路5章[1]习题1
![数字集成电路5章[1]习题1](https://img.taocdn.com/s3/m/1d84a8ea710abb68a98271fe910ef12d2af9a9cc.png)
说明：[难度等级（E容易M中等C难），需要的设计工具，与之相关的章节]第5章CMOS反相器4. [E, None, 3.3.3]对于图5.3中的输出负载为3pF的反相器：a. 计算t plh，t phl和t pb. 上升延时和下降延时是否相等？为什么？c. 计算静态和动态功耗，假设门的时钟频率尽可能的快。
图5.3 电阻负载反相器7. 考虑图5.5中的电路。
器件M1是一个标准的NMOS器件。
器件M2除了阈值电压为负并且其值为-0.4V之外，和M1有共同的特性。
假设耗尽型器件M2的所有电流公式和不等式（来决定工作模式）与规范的NMOS器件相同。
并假设输入IN有0V到2.5V的摆幅。
图5.5 一个耗尽型负载的NMOS反相器a.器件M2的栅极和源极相连。
如果V IN =0V，那么输出电压是多少？在稳态，对于这个输入，器件M2的工作模式是什么？b.计算V IN =2.5V时的输出电压。
为简化计算，你可以假设V OUT很小。
在稳态，对于这个输入，器件M2的工作模式是什么？c.假设Pr(LN=0)=0.3，这个电路的静态功耗是多少？8. [M, None, 3.3.3]一个NMOS晶体管用来向一个大电容充电，如图5.6所示：a. 确定这个电路的t pLH，假设输入节点有一个0到2.5V的理想阶跃信号。
b. 假设一个5kΩ的电阻R S用来对电容放电至地，确定t pHL的值。
c. 确定在对电容充电期间从电源得到多少能量。
其中多少能量在M1中被消耗？在放电期间，多少能量在下拉电阻上消耗？当R S减小至1kΩ时又是多少？d. NMOS晶体管用一个PMOS器件代替，k p和原先NMOS的k n相等。
替换后的结构是否比以前快？解释为什么。
图5.6 注明W/L比的电路图12. 考虑图5.9的低摆幅驱动：a. 输出节点（V out）的电压摆幅是多少？假设γ =0。
b. 输入端有一个从0V 到2.5V的翻转，估算（i）来自于电源的能量和（ii）能量损耗。
集成电路设计学习思考题参考答案
集成电路设计学习思考题参考答案参考答案一、概念题：1、微电子学：主要是研究电子或离子在固体材料中的运动规律及应用，并利用它实现信号处理功能的科学，是电子学的分支，其目的是实现电路和系统的集成，这种集成的电路和系统又称为集成电路和集成系统。
2、集成电路：（Integrated Circuit，缩写为IC）是指通过一系列特定的加工工艺，将多个晶体管、二极管等有源器件和电阻、电容器等无源器件，按照一定的电路连接集成在一块半导体单晶片（如硅或GaAs等）或者说陶瓷等基片上，作为一个不可分割的整体执行某一特定功能的电路组件。
3、综合：从设计的高层次向低层次转换的过程，它是在给定了电路应实现的功能和实现此电路的约速条件（如速度、功耗、成本、电路类型等），找到满足上述要求的目标结构的过程。
如果是靠人工完成，通常简单地称之为设计；而依靠EDA 工具自动生成，则称之为综合。
4、模拟验证：指对实际系统加以抽象，提取其模型，输入计算机，然后将外部激励信号施加于此模型，通过观察模型在激励信号作用下的反应，判断该系统是否实现预期的功能。
5、计算机辅助测试（CAT）技术：把测试向量作为测试输入激励，利用故障模拟器，计算测试向量的故障覆盖率，并根据获得的故障辞典进行故障定位的技术。
6、图形转换技术：是指将掩膜板上设计好的图形转移到硅片上的技术，包括光刻与刻蚀技术。
7、薄膜制备技术：指通过一定的工序，在衬底表面生产成一层薄膜的技术，此薄膜可以是作为后序加工的选择性的保护膜，作为电绝缘的绝缘膜，器件制作区的外延层，起电气连接作用的金属膜等。
8、掺杂：是指将需要的杂质掺入特定的半导体区域中以达到改变半导体电学性质，形成PN结、电阻、欧姆接触等各种结构的目的。
9、系统功能设计：是最高一级的设计，主要是指根据所设计系统的要求（包括芯片的功能、性能、尺寸、功耗等），进行功能划分和数据流、控制流的设计，完成功能设计。
10、逻辑设计：是指确定满足一定逻辑功能的由逻辑单元组成的逻辑结构，其输出一般是网表和逻辑图。
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CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P13 5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
P28,293．写出光刻的作用，光刻有哪两种曝光方式？作用：把掩膜上的图形转换成晶圆上的器件结构。
曝光方式有接触与非接触两种。
4．X射线制版和直接电子束直写技术替代光刻技术有什么优缺点？X 射线（X-ray）具有比可见光短得多的波长，可用来制作更高分辨率的掩膜版。
电子束扫描法，，由于高速电子的波长很短，分辨率很高5．说出半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。
热扩散掺杂和离子注入法。
与热扩散相比，离子注入法的优点如下：1.掺杂的过程可通过调整杂质剂量与能量来精确控制杂质分布。
2.可进行小剂量的掺杂。
3.可进行极小深度的掺杂。
4.较低的工业温度，故光刻胶可用作掩膜。
5.可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。
缺点：价格昂贵，大剂量注入时，半导体晶格会遭到严重破坏且难以恢复6．列出干法和湿法氧化法形成SiO2的化学反应式。
干氧22SiOOSi→+湿氧22222HSiOOHSi+→+CH41．Si工艺和GaAs工艺都有哪些晶体管结构和电路形式？见表4.12．比较CMOS工艺和GaAs工艺的特点。
CMOS工艺技术成熟，功耗低。
GaAs工艺技术不成熟，工作频率高。
3.什么是MOS工艺的特征尺寸？工艺可以实现的平面结构的最小宽度，通常指最小栅长。
4.为什么硅栅工艺取代铝栅工艺成为CMOS工艺的主流技术？铝栅工艺缺点是，制造源漏极与制造栅极需要两次掩膜步骤（MASK STEP ），不容易对齐。
硅栅工艺的优点是：自对准的，它无需重叠设计，减小了电容，提高了速度，增加了电路的稳定性。
5. 为什么在栅长相同的情况下NMOS 管速度要高于PMOS 管？因为电子的迁移率大于空穴的迁移率 6．简述CMOS 工艺的基本工艺流程。
P.52 7．常规N-Well CMOS 工艺需要哪几层掩膜？每层掩膜分别有什么作用？ P50表4.3CH51． 说出MOSFET 的基本结构。
MOSFET 由两个PN 结和一个MOS 电容组成。
2． 写出MOSFET 的基本电流方程。
])[(221DS DS T GS l w t V V V V oxOX --•μξ 3． MOSFET 的饱和电流取决于哪些参数？饱和电流取决于栅极宽度W ，栅极长度L ，栅-源之间压降GS V ，阈值电压T V ，氧化层厚度OX t ，氧化层介电常数OX ξ4． 为什么说MOSFET 是平方率器件？因为MOSFET 的饱和电流具有平方特性 5． 什么是MOSFET 的阈值电压？它受哪些因素影响？阈值电压就是将栅极下面的Si 表面从P 型Si 变成N 型Si 所必要的电压。
影响它的因素有4个：材料的功函数之差，SiO2层中可以移动的正离子的影响，氧化层中固定电荷的影响，界面势阱的影响6． 什么是MOS 器件的体效应？由于衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。
7． 说明L 、W 对MOSFET 的速度、功耗、驱动能力的影响。
P70，718． MOSFET 按比例收缩后对器件特性有什么影响?DSI 不变，器件占用面积减少，提高电路集成度，减少功耗9． MOSFET 存在哪些二阶效应？分别是由什么原因引起的？P.70-73 沟道长度调制效应，体效应，亚阈值效应10．说明MOSFET 噪声的来源、成因及减小的方法。
噪声来源：热噪声和闪烁噪声。
热噪声是由沟道内载流子的无规则热运动造成的，可通过增加MOS 管的栅宽和偏置电流减少热噪声。
闪烁噪声是由沟道处二氧化硅与硅界面上电子的充放电引起的，增加栅长栅宽可降低闪烁噪声。
CH61．芯片电容有几种实现结构？ ① 利用二极管和三极管的结电容； ② 叉指金属结构；③ 金属-绝缘体-金属（MIM ）结构； ④ 多晶硅/金属-绝缘体-多晶硅结构。
2．采用半导体材料实现电阻要注意哪些问题？ 精度、温度系数、寄生参数、尺寸、承受功耗以及匹配等方面问题3．画出电阻的高频等效电路。
4．芯片电感有几种实现结构？(1)集总电感集总电感可以有下列两种形式: ① 匝线圈;② 圆形、方形或其他螺旋形多匝线圈;(2)传输线电感5．微波集成电路设计中，场效应晶体管的栅极常常通过一段传输线接偏置电压。
试解释其作用。
阻抗匹配6．微带线传播TEM 波的条件是什么？错误!未找到引用源。
7．在芯片上设计微带线时，如何考虑信号完整性问题?为了保证模型的精确度和信号的完整性，需要对互连线的版图结构加以约束和进行规整。
为了减少信号或电源引起的损耗以及为了减少芯片面积，大多数连线应该尽量短。
应注意微带线的趋肤效应和寄生参数。
在长信号线上，分布电阻电容带来延迟；而在微带线长距离并行或不同层导线交叉时，要考虑相互串扰问题。
8．列出共面波导的特点。
CPW 的优点是：①工艺简单，费用低，因为所有接地线均在上表面而不需接触孔。
②在相邻的CPW 之间有更好的屏蔽，因此有更高的集成度和更小的芯片尺寸。
③比金属孔有更低的接地电感。
④低的阻抗和速度色散。
CPW 的缺点是：①衰减相对高一些，在50 GHz 时，CPW 的衰减是0.5 dB/mm；②由于厚的介质层，导热能力差，不利于大功率放大器的实现。
CH71. 集成电路电路级模拟的标准工具是什么软件, 能进行何种性能分析？集成电路电路级模拟的标准工具是SPICE可以进行：（1）直流工作点分析（2）直流扫描分析（3）小信号传输函数（4）交流特性分析（5）直流或小信号交流灵敏度分析（6）噪声分析（7）瞬态特性分析（8）傅里叶分析（9）失真分析（10）零极点分析2. 写出MOS的SPICE元件输入格式与模型输入格式。
元件输入格式：M<编号> <漏极结点> <栅极结点> <源极结点> <衬底结点> <模型名称> <宽W> <长L> （<插指数M>）例如：M1 out in 0 0 nmos W=1.2u L=1.2u M=2模型输入格式：.Model <模型名称> <模型类型> <模型参数>……例如：.MODEL NMOS NMOS LEVEL=2 LD=0.15U TOX=200.0E-10 VTO=0.74 KP=8.0E-05+NSUB=5.37E+15 GAMMA=0.54 PHI=0.6 U0=656 UEXP=0.157 UCRIT=31444+DELTA=2.34 VMAX=55261 XJ=0.25U LAMBDA=0.037 NFS=1E+12 NEFF=1.001+NSS=1E+11 TPG=1.0 RSH=70.00 PB=0.58+CGDO=4.3E-10 CGSO=4.3E-10 CJ=0.0003 MJ=0.66 CJSW=8.0E-10 MJSW=0.24其中，+为SPICE语法，表示续行。
3. 用SPICE程序仿真出MOS管的输出特性曲线。
.title CH6-3.include “models.sp”M1 2 1 0 0 nmos w=5u l=1.0uVds 2 0 5Vgs 1 0 1.dc vds 0 5 0.2 vgs 1 5 1.print dc v(2) i(vds).end4. 构思一个基本电路如一个放大器,画出电路图,编写SPICE输入文件,执行分析,观察结果。
.title CH6-4.include “models.sp”.global vddM1 out in 0 0 nmos w=5u l=1.0uM2 out in vdd vdd pmos w=5u l=1.0uVcc vdd 0 5Vin in 0 sin(0 1 10G 1ps 0).trans 0.01u 4u.print trans v(out).endCH81．说明版图与电路图的关系。
版图（Layout）是集成电路设计者将设计、模拟和优化后的电路转化成为一系列的几何图形，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。
版图与电路图是一一对应的，包括元件对应以及结点连线对应。
2．说明版图层、掩膜层与工序的关系。
集成电路制造厂家根据版图中集成电路尺寸、各层拓扑定义等器件相关的物理信息数据来制造掩膜。
根据复杂程度，不同工艺需要的一套掩膜可能有几层到十几层。
一层掩膜对应于一种工艺制造中的一道或数道工序。
掩膜上的图形决定着芯片上器件或连接物理层的尺寸。
因此版图上的几何图形尺寸与芯片上物理层尺寸直接相关。
3．说明设计规则与工艺制造的关系。
由于器件的物理特性和工艺限制，芯片上物理层的尺寸对版图的设计有着特定的规则，这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。