基于verilog的FPGA编程经验总结
FPGA宝贵实战经验及Verilog编程规范
规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。
逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用性。
在逻辑方面，我觉得比较重要的规范有这些：1.设计必须文档化。
要将设计思路，详细实现等写入文档，然后经过严格评审通过后才能进行下一步的工作。
这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。
2.代码规范。
a.设计要参数化。
比如一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我们可以这么写：parameter CLK_PERIOD = 30;parameter RST_MUL_TIME = 5;parameter RST_TIME = RST_MUL_TIME * CLK_PERIOD;...rst_n = 1'b0;# RST_TIME rst_n = 1'b1;...# CLK_PERIOD/2 clk <= ~clk;如果在另一个设计中的时钟是40ns，复位周期不变，我们只需对CLK_PERIOD进行重新例化就行了，从而使得代码更加易于重用。
b.信号命名要规范化。
1) 信号名一律小写，参数用大写。
2) 对于低电平有效的信号结尾要用_n标记，如rst_n。
3) 端口信号排列要统一，一个信号只占一行，最好按输入输出及从哪个模块来到哪个模块去的关系排列，这样在后期仿真验证找错时后方便很多。
如：module a(//inputclk,rst_n, //globle signalwren,rden,avalon_din, //related to avalon bussdi, //related to serial port input//outputdata_ready,avalon_dout, //related to avalon bus...);4) 一个模块尽量只用一个时钟，这里的一个模块是指一个module或者是一个entity。
verilog课程期末总结
verilog课程期末总结一、引言Verilog（硬件描述语言）是一种用于描述电子系统的硬件结构和行为的语言，它广泛用于设计和验证数字电路，尤其是在集成电路和FPGA设计中。
在本学期的Verilog课程中，我们学习并实践了Verilog语言的基本概念和设计技巧，通过实验和项目开发，我们对Verilog语言的使用和应用有了更深入的了解。
本文将对这门课程进行总结，包括所学内容、实践经验以及未来的发展方向。
二、课程内容回顾本学期的Verilog课程共包含以下几个部分的内容：1. Verilog的基本语法和数据类型：在这个部分，我们学习了Verilog的基本语法，如模块定义、端口声明、数据类型定义等。
我们了解了如何使用Verilog语言进行模块化设计，利用不同的数据类型来描述数字电路中的信号和寄存器。
2. Verilog建模：这个部分教授了如何使用Verilog语言来建模和设计数字电路。
我们学习了组合逻辑和时序逻辑的建模方法，掌握了常用的门级建模和行为级建模技巧。
3. Verilog仿真：通过仿真可以验证我们设计的电路是否符合功能和时序的要求。
在这个部分，我们学习了如何使用Verilog语言进行仿真，以及如何编写仿真测试平台、编写仿真测试用例等。
通过仿真，我们可以对设计进行调试和验证，同时也方便了我们对电路性能和时序约束的分析。
4. Verilog项目开发：最后一个部分是课程的项目开发，通过一个实际项目的设计和实现，我们将所学的Verilog知识应用到实践中。
这个项目的设计还涉及模块间的通信和数据处理等方面，对我们综合运用所学知识的能力提出了更高的要求。
三、实践经验总结在学习和实践Verilog语言的过程中，我积累了一些宝贵的经验。
以下是我总结的几点实践经验：1. 充分理解和熟练掌握语法规则：Verilog语言的语法规则对于我们正确理解和使用这门语言非常重要。
通过不断的练习和实践，我渐渐熟练掌握了Verilog的语法规则，如模块的定义、端口的声明、数据类型的使用等。
个人总结FPGA设计中Verilog编程的27条经验
个人总结Verilog编程27条经验1.强烈建议用同步设计；2.在设计时总是记住时序问题；3.在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它；4.在不同的情况下用if和case，最好少用if的多层嵌套（1层或2层比较合适，当在3层以上时，最好修改写法，因为这样不仅可以reduce area，而且可以获得好的timing）；5.在锁存一个信号或总线时要小心，对于整个design，尽量避免使用latch，因为在DFT时很难test；6.确信所有的信号被复位，在DFT时，所有的FlipFlop都是controllable；7.永远不要再写入之前读取任何内部存储器（如SRAM）；8.从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO（是异步的），可以用Async SRAM搭建Async FIFO；9.在VHDL中二维数组可以使用，它是非常有用的。
在VERILOG中他仅仅可以使用在测试模块中，不能被综合；10.遵守register-in register-out规则；11.像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生12.确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的，但是在工作中FPGA版本一般用FPGA自带的SRAM，ASIC版本一般用厂商提供的SRAM；13.在嵌入式存储器中使用BIST；14.虚单元和一些修正电路是必需的；15.一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块；16.除非低功耗不要用门控时钟，强烈建议不要在design中使用gate clock；17.不要依靠脚本来保证设计。
但是在脚本中的一些好的约束能够起到更好的性能（例如前向加法器）；18.如果时间充裕，通过时钟做一个多锁存器来取代用MUX；19.不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state，如IOcell；20.在top level中作pad insertion；21.选择pad时要小心（如上拉能力，施密特触发器，5伏耐压等），选择合适的IO cell；22.小心由时钟偏差引起的问题；23.不要试着产生半周期信号；24.如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数；25.在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做；26.不要使用HDL提供的除法器；27.削减不必要的时钟。
用verilog 进行FPGA设计阶段总结
用verilog 进行FPGA设计第一阶段总结2007-08-23 21:34实习期间，老师叫我们做他的大课题中的一个小部分。
这个部分主要是将Ａ／Ｄ采集的数字信号利用一个函数进行插值恢复，以便后面的作图中使用。
要求在每两个点中间均匀插入九个点，每个点与其前后80个点有关，用verilog 语言描述，在xilinx公司的开发环境ISE下完成。
对于verilog我们没有接触过，以前的课程设计都用的是VHDL，ISE也没用过，以前用的是Maxplus2开发环境，于是我们就从网上下载了一些教程开始学习。
在熟悉了verilog的语法和ISE之后，我们开始了设计。
思路是这样的：将要处理的数据先存在一个存储器中，然后每进来一个新的数据，所有的数据向前移动一个寄存器，在主时钟十分频之后的每个上升沿读取新的数据进来，然后计算插值，然后在每个主时钟的上升沿处输出插值后的数据，这样就能实现插值的过程了。
在具体的编写程序的时候，我们先用与每个插值点前后4个点有关进行设计，设计好之后再进行扩展。
对于插值的计算我们先不考虑，将其全部设置成常量，主要考虑看能否在两个点之间插值成功，这样的程序就简单多了。
很快我们的程序就写好了，编译仿真之后能实现插值。
接下来就是主要考虑插值的计算问题了，在这个部分我们走了一些弯路。
首先是乘法问题，这个课题相当于是一个FIR滤波器，其中要进行约720次的相乘累加，我们看资料书和一些发表的论文，上面好多都考虑用分布式算法DA来实现，但是要是考虑的点多了，这种方法就不可行了，因为那个表会造的很大。
在书上，我也没有看到直接用乘号来进行乘法运算的，大部分都是进行移位相加的，为此还认真的研究了一下乘法的原理。
到最后，老师说你可以直接用乘号的，不要管那些移位什么的，这些是综合器做的事情。
其次是verilog中有符号数的计算问题。
因为是新接触，不知道怎么做。
为了实现2*（-3）=-6，搞到了半夜两点。
我记得计算机组织与结构里面有一章是关于乘法的，里面讲的是用布斯算法，看了半天，觉得在程序中这样实现太麻烦，肯定有更简单的方法。
学习FPGAverilog的心得
学习FPGAverilog的心得一....尽量不要使用"大于""小于"这样的判断语句,这样会明显增加使用的逻辑单元数量 .看一下报告,资源使用差别很大.例程:always@(posedge clk)begincount1=count1+1;if(count1==10000000)feng=1; //no_ringelse if(count1==90000000)beginfeng=0; //ringcount1=0;endend //这么写会用107个逻辑单元// 如果把这句话if(count1==10000000)改成大于小于,报告中用了135个逻辑单元二.....一定要想尽办法减少reg寄存器的长度上次把[30:0]改到[50:0],报告里逻辑单元从100多直升到2000多太吓人了,至于为什么我就不知道了哈!三....case语句里一定要加default if一定要加else如果是组合逻辑的设计,不加default或else的话,不能保证所有的情况都有赋值,就会在内部形成一个锁存器,不再是一个纯粹的组合逻辑了,电路性能就会下降.例如:case({a,b})2'b11 e=b;2'b10 e=a;endcase//不加default,虽然只关心a=1时的结果,但是a=0的时候,e就会保存原来的值,直到a变为1//那么e要保存原来的值,就要在内部生成锁存器了.四....尽量使用Case语句而不是if--else语句复杂的if--else语句通常会生成优先级译码逻辑,这将会增加这些路径上的组合时延用来产生复杂逻辑的Case语句通常会生成不会有太多时延的并行逻辑五...组合逻辑的always块中,要注意所有的输入全部放入敏感变量表里比如:always@(a or b)beginout=(a&b&c);end此时生成的不是纯的组合逻辑,因为当C变化时, out不会立刻发生变化(需要等到a或b变化,c的变化才会显现), 所以需要生成一个寄存器来保存C的值.连续赋值语句的综合：从赋值语句右边提取出逻辑，用于驱动赋值语句左边的net过程赋值语句的综合：从赋值语句右边提取出的逻辑，用于驱动赋值语句左边的reg型变量。
学习verilog后的总结
关于这个学期学习verilog hdl语言后的小结在完成本次verilog大作业的过程中，我不仅学到了很多只靠看书本学不到的知识，而且体会到了团队协作的力量，在团队成员的合作下，经历了不少困难，终于完成了verilog的大作业，虽然过程并不是和想象中的一样，而且作业也与老师要求的有点差距，但是从中学习到了许多关于verilog的使用与仿真的基础知识，也对课上学到的语句有了更深的理解，并将其应用到了实际工程中，使自己的运用能力得到了很好的锻炼，对基本操作已经较熟练的掌握，对其中一些细节问题，如仿真时间的选取等也有了自己的理解。
实践出真知，通过在软件上反复改程序、跑程序我也学会了很多只看书本发现不了的问题，锻炼了自己的解决问题能力。
这对于今后的学习是有很大的帮助的。
以下做一下简要总结：这次的大作业是通过我们小组四个同学共同努力下完成的，其中有很多收获也有很多感受。
这次的大作业给了我们一次很好的锻炼机会，通过这次大作业，我开始熟悉用verilog设计的最基本的方法和流程，课堂上学到的东西只有自己通过应用才能加深自己的理解，课堂上学到的并不是全部，要想真正的学好这门课，只有在实践中运用才能真正的体会到这门课的精髓，这次的大作业很好的验证了。
有一个外因也是给了我们的帮助，那就是网络的强大，在这个信息的时代，互联网的作用显而易见，如果能够充分得利用网络上海量的信息，掌握一定的检索技巧，就可以获得很多有价值的东西，比如参考别人的算法和程序段，观看关于Quartus II软件的使用教程视频。
这比起关起门来自己钻研要强上不少。
对于如何使用verilog hdl写出可综合的代码真的是一件不容易的事情，而真正的可以写出可综合的代码确实还需要经过很长时间的锻炼。
而对Quartus II的使用，感觉也只会得不多，还有很多功能诸如时序分析，逻辑分析，引脚分配等都不会使用。
在完成这次大作业的过程中充分感受到自己知识的不足以及学以致用的重要性，有很多不懂的地方，要通过不断的学习来提高自己，这正验证了学海无涯这句古话。
FPGA学习总结
FPGA学习总结FPGA（现场可编程门阵列）是一种数字电路开发和实现的工具，它提供了一种灵活的方式来设计和实现各种数字电路。
在我的FPGA学习过程中，我经历了以下几个方面的学习和实践：1.FPGA基础知识：在学习FPGA之前，我首先了解了FPGA的基本概念和原理。
我学习了FPGA的架构、时序和时钟设计、数字电路设计和综合等方面的知识。
这些基础知识为我深入学习和实践FPGA打下了坚实的基础。
2. FPGA开发工具的使用：我使用了常见的FPGA开发工具，如Vivado和Quartus。
这些工具提供了一种直观而强大的方式来设计和实现FPGA。
我学习了如何创建项目、添加模块、定义信号、综合和布局布线等操作。
通过不断的实践和尝试，我逐渐掌握了这些工具的使用。
3. Verilog和VHDL的学习：Verilog和VHDL是FPGA开发中常用的硬件描述语言。
通过学习这两种语言，我能够使用它们来描述和设计各种数字电路。
我掌握了如何使用这些语言来描述寄存器、组合逻辑、状态机等部件，并能够将它们综合成FPGA可实现的电路。
4.FPGA的应用实践：在学习了FPGA的基础知识和工具使用之后，我开始进行一些实际的应用实践。
我使用FPGA设计和实现了一些简单的电路，如计数器、加法器、乘法器等。
通过实践，我加深了对FPGA的理解，并增强了自己的设计和调试能力。
5.FPGA高级特性的学习：除了基础知识和工具使用外，我还学习了一些FPGA的高级特性，如时序分析、时钟域划分、并行数据传输和高速串行数据传输等。
这些特性在设计和实现一些高性能和复杂的电路时非常重要，我通过学习和实践，学会了如何正确地使用这些特性。
总结起来，FPGA学习是一个既有理论基础又注重实践和应用的过程。
通过学习FPGA，我更好地理解了数字电路的原理和设计，增强了自己的工程能力。
我学会了使用FPGA开发工具，掌握了Verilog和VHDL等硬件描述语言，实践了FPGA的设计和实现，并学习了一些高级特性。
verilog学习经验
8. 用test bench等工具针对大的工程进行仿真，quarters用来做小的，比如计数器。
9. 站在一定的高度看：FPGA内部的问题都是小问题，而接口往往较难，比如异步时钟问题，可能与内部不一致。
10. 在写代码的时候就不要写不可综合的语句，这样前仿出来之后，后仿就并不是很费事，只是有资源的约束而已。
1. wire与reg之外的数据类型不要在verilog代码中出现。
2. assign(组合逻辑)与always之外的语句不要在verilog代码中出现。
3. 一个module最好一个always，再加若干assign，这样便于控制。
4. verilog中无函数调用及函数传递，都转化成input、output接口。
写代码之前，先找个规范看看，比如华为的，然后规规矩矩的写，后仿真就会快的多。
11. 不同模块的调用以时序来控制，且确保一个模块是以整体的形式进行工作（即并行）。换言之，用状态信号控制不同模块的启用，配合状态机加以控制。
12. 一定要采用同步处理，即在同一时钟下，所有数据要受信号控制。
17. RAM分内外，内部是指FPGA内，外部的是在板子上连接的器件。如果用外部的RAM，在做板子之前可以用数组的方式模拟外部RAM。
18. 处理输入的几种方式：
需要什么，送入什么，用时序和信号进行控制；
一个时钟送入一个，送入的先寄存下来；
也可以将总线放宽，一次传入更多的数据。
5. 不建议使用for循环，因为看不到其电路是什么样子。
For可以用状态机控制，状态机可以打圈，定义一个计数器，做为循环的索引。
动态次数的循环，用一个寄存器记录处理的次数，再加一个状态信号判结束。
FPGA及verilog经典语法总结
2011-10-12 论坛笔记整理第一部分 vhdl程序中的基本问题总结 (1)1.关于端口 (1)2.信号和变量 (1)3.位（矢量）与逻辑（矢量） (2)4.关于进程 (3)（一）. 多余时钟的引入 (3)（二）. 输出多驱动 (4)5．关于VHDL学习中的几点说明................................................................................................5 第二部分FPGA设计学习经验 (6)1.FPGA学习的一些误区 (6)2.设计方法经验 (9)3.fpga设计的精髓 — 时序设计 (10)（一）总体设计方案和逻辑详细设计方案 (10)（二）如何提高电路工作频率（加约束，流水、切割状态） (11)（三）做逻辑的难点在于系统结构设计和仿真验证 (12)4.设计规范很重要 (13)（一）设计必须文档化 (14)（二）代码规范 (14)（三）ALTERA参考设计准则 (16)第三部分项目经验小结.....................................................................................................................17 经验一...........................................................................................................................................17 经验二 (18)第一部分 vhdl程序中的基本问题总结1. 关于端口VHDL 共定义了 5 种类型的端口，分别是In, Out,Inout, Buffer 及Linkage，实际设计时只会用到前四种。
fpga语法知识点总结
fpga语法知识点总结一、Verilog语言Verilog是一种硬件描述语言（HDL），用于描述数字电路和系统级设计。
在FPGA设计中，Verilog语言常常用于描述逻辑功能和时序控制。
Verilog语言包括模块、端口、信号声明、组合逻辑、时序逻辑、行为模拟等部分。
1. 模块：Verilog中的模块是一个最基本的组织单位，它类似于面向对象编程中的类。
每个模块都有自己的输入输出端口和内部逻辑实现。
在FPGA设计中，通常会设计多个模块来实现不同的功能，然后将这些模块连接起来，构成一个完整的系统。
2. 端口：在Verilog中，端口用于定义模块与外部环境的接口。
端口可以被定义为输入端口（input）、输出端口（output）、双向端口（inout）等，用于进行与外部信号的通信。
3. 信号声明：在Verilog中，信号用于传递逻辑信息。
信号可以是单个的位（bit）信号，也可以是多位（bus）信号。
在FPGA设计中，对信号的声明和使用是非常重要的，可以影响到设计的性能和资源占用。
4. 组合逻辑：组合逻辑是一种不含时钟的逻辑电路，其输出仅由输入决定。
在Verilog中，组合逻辑常常使用逻辑运算符和条件语句来描述。
5. 时序逻辑：时序逻辑是一种包含时钟信号的逻辑电路，其输出由时钟信号和输入信号共同决定。
在FPGA设计中，时序逻辑和时序约束非常重要，可以影响到设计的时序性能。
6. 行为模拟：行为模拟是一种用于验证设计功能和性能的技术。
在Verilog中，可以使用行为模拟语句来描述设计的行为，并进行仿真验证。
二、VHDL语言VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统级设计。
在FPGA设计中，VHDL语言和Verilog语言一样，用于描述逻辑功能和时序控制。
VHDL语言包括实体、端口、信号声明、组合逻辑、时序逻辑、行为模拟等部分。
1. 实体：在VHDL中，实体是描述一个硬件单元的基本描述。
FPGA编程经验
整个verilog中是以module为编写基本单元的，module不宜过大，目标是实现一些基本功能即可，module的层次不宜太深，一般3－5层即可，给module 划分层次原则：实现最基本功能的为底层module，然后中层是调用这些基本module，实现大的功能，最高层是系统级模块，统筹各大块之间端口连接，时序关系等。
在module内部编写中，最基本块是initial，always，以及assign块（此外还有一些UDP原语，在行为级暂且不谈），其他语句都要包含在这些块里面。
这其中，initial块是不可综合语句，可以用来编写testbench，这里面的内容在程序运行时只执行一次；assign语句是在不用寄存器的情况下直接编写组合逻辑；always块是最常用的块，其语法格式是always @(*)；其中括号里称为敏感列表，即对于组合逻辑而言，必须是所实现逻辑的所有输入变量，意思是当组合逻辑的每一个变量发生变化，结果立刻发生变化（这与实际情况一致，对于任何组合逻辑，输入变化，输出立刻变化）。
对于时序逻辑，常为always@(posedge/negedge clk),指在时钟上升沿/下降沿到来时，输出才根据那一时刻的输入来决定输出结果。
编程思想：这一部分是我的心得体会，一般讲verilog的书肯定不会讲这个，因为这部分感觉的东西比较多，完全靠理解应用，没什么固定模式，呵呵，玄了点。
不废话了，开始切入正题。
Verilog归根到底还是编程，同时它是对电路的编程，所以就可以利用这两个特点，充分利用高级语言编程（例如C）的思想和数字电路的知识，就会很大程度上帮助你。
首先牢记，编写verilog依据的是时间轴，根据时间顺序确定各种信号何时进入你的电路，可以在编写时先把几个主流信号（即贯穿于整个系统的信号，比如数据流信号）用always写出来，这些信号就是你的基准，其他控制信号根据所处的位置在介入这些主流信号，分别用always模块写入。
Verilog 开发经验总结说明书
Verilog 开发经验总结●以硬件为基础的原则Verilog是硬件描述语言，所谓描述就是是在在描绘已经设计好的电路。
尤其是在刚开始学习HDL时，还没有能直接把语言对应到具体电路的能力，更不能上手直接写Verilog代码。
所以最优方案是先设计好硬件电路，再按照电路编写Verilog。
●模块化思想这个思想不仅仅是Verilog的开发了，就算是C语言甚至现在的超高级语言，也一直在强调封装的概念。
Verilog开发遵循的是自顶向下的模块化设计，思路基本是从最终功能不断细分，直到Verilog可以很直接地描述最基础的硬件单元，例如加法器，移位寄存器等等。
模块划分一定要尽量细，功能单一，且一定要留出使能、复位等接口以便于系统搭建。
说明以下，所谓Verilog可直接描述指的是按照规范描述出来的电路，开发工具能够很清晰地理解所要描述的功能，而不会发生误解等现象。
一个只使用编译器能理解的代码开发的电路，错误率会大大降低。
相反，如果功能划分不够清晰，使得一个模块的功能过于庞杂，不仅描述困难，编译器也可能产生很大的误解。
把握编译器的理解方式是有助于做Verilog的开发的，但这就需要一个长远的积累了，我在最后会给出一些例子。
●时序电路与逻辑电路完全分开Verilog中除了数据流模型和门级模型以外，最常用的是always即行为级模型描述电路。
一个always块可以理解为一个电路，或者实物上的一个芯片。
所以不要在一个always里杂糅时序电路和逻辑电路，那样很可能导致编译器综合出一些奇葩的结果。
时序always模块的敏感变量有且最多两个，一个是时钟边沿，一个是复位边沿，没有再多的敏感变量了。
组合逻辑always中敏感变量列表必须包含该模块所有涉及到的变量，或者直接用(*)代替，个人推荐后者。
●时序always块编写规范在时序always中，统一使用非阻塞赋值<=，因为时序always中在赋值号左侧的变量是真实的触发器，非阻塞赋值在触发时是同时赋值的，这很符合触发器在上升沿到来后同时将D输出到Q的实际情况。
基于verilog的FPGA编程经验总结（XILINXISE工具）
基于verilog的FPGA编程经验总结（XILINXISE工具）用了半个多月的ISE，几乎全是自学起来的，碰到了很多很多让人DT好久的小问题，百度也百不到，后来还是都解决了，为了尽量方便以后的刚学ISE的童鞋不再因为一些小问题而纠结，把这几天的经验总结了一下。
好了，废话不多说，上料！1.用ISE仿真的时候.所用变量一定要初始化. ISE默认初始量为"XXXXX", 而Quarters是默认为"00000"的, 其实实际上, 下到FPGA 里后也是默认为0的,只是可以说ISE严谨得令人DT吧.比如说用一个累加器, result = A+B+result ,必须保证在某一刻A, B, result都为定值时, 之后的数据才不会一直为"XXXXX";2.所有的中间线(就是module间用来传递参数的信号)都要用wire 定义一下. 这个ise一般会提醒的;3.任何一个warning都是有用的;4.debug时要多把中间变量设成输出,然后查看仿真波形;5.其实,新版本还是比较好用的.虽然取消了test bench wave 功能. 但是最好学会编测试文件,后期比test bench wave好用, 而且貌似一旦测试信号太多,test bench wave就不显示某些输出了;6. warning: Nod <....> is unconnected. 表明<...>所在的模块没用被执行,一般是参数没进来, 或者进来的参数不对("XXXX"之类)的原因引起的.7.建立rom时候,Error: sinrom can't be resolved. 因为在把程序挪地方的时候,sinrom.ngc文件没有一同拷过来.8.把"XXXXX"信号处理掉的一个方法可以是: 从信号中随意选出一位 if (data[0] == 0) ....; else if (data[0] == 1).... else data = 0; 就可以把"XXXX"信号给清成"0000"了. 可以很好的解决1中仿真的问题.9.如果某一个不是时钟的信号被当作周期信号来用的话,就会出现WARNING:Route:455 - CLK Net:trn_clk_OBUF may have excessive skew. because 0 CLK pins and 1 NON_CLK pins failed to route using a CLK template 不管也行.10. 一开始用FPGA时不要害怕,用ucf文件配好引脚,直接LOAD,先不用管什么区域约束,以后进阶了再学. .。
个人总结Verilog代码编写的25条经验
个人总结Verilog代码编写的25条经验1、对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写；2、使用有意义的信号名、端口名、函数名和参数名；3、信号名长度不要太长；4、对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀；5、对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字；6、对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。
注意在同一个设计中要使用同一个小写字母表示低电平有效；7、对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n；8、当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示；9、尽量遵循业界已经习惯的一些约定。
如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等；10、在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等；11、使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。
注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂；12、每一行语句独立成行。
尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。
同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；13、建议采用缩进提高续行和嵌套语句得可读性。
缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。
FPGA程序总结
FPGA程序总结第一篇：FPGA程序总结1流水灯程序module ww(clk,led,rst);input clk,rst;output [3:0]led;reg [3:0]led;reg [24:0] cnt;always@(posedge clk or negedge rst)beginif(!rst)cnt<=25'd0;elsebeginif(cnt==25'd2*******)cnt<=25'd0;else cnt<=cnt+25'd1;endend通过cnt对时钟的计数实现0.5s定时。
设输入时钟是50M always@(posedge clk or negedge rst)beginif(!rst)led<=4'b1111;elsebeginif(cnt==25'd2*******)beginled<=led<<1;if(led==4'b0000)led<=4'b1111;endelse led<=led;end endmodule学会计数判断实现定时，和移位的使用将第二个always改为下面的，就是跑马灯了。
（相当向左循环移位）always@(posedge clk or negedge rst)beginif(!rst)led<=4'b0101;elsebeginif(cnt==25'd2*******)led<={led[2:0],led[3]};else led<=led;endend2共阴数码管3FH,06H,5BH,4FH,66H,6DH,7DH,07H[0-7]7FH,6FH ,77H,7CH,39H,5EH,79H,71H[8-F]注意：easyfpga板独立的2个数码管是共阴的，断码8位顺序：dp,g,f,e,d,c,b,a//dp在高位 0—F显示输入时钟50Mmodule ww(clk,seg,wei,rst);input clk,rst;output [7:0]seg;output [1:0]wei;reg [7:0]seg;reg [3:0]dat;reg [25:0] cnt;always@(posedge clk or negedge rst)//1秒定时 beginif(!rst)cnt<=26'd0;elsebeginif(cnt==26'd4*******)cnt<=26'd0;else cnt<=cnt+26'd1;endalways@(posedge clk or negedge rst)beginif(!rst)dat<=4'b0000;elsebeginif(cnt==26'd4*******)begindat<=dat+1'b1;if(dat==4'hf)dat<=0;endendalways@(dat)begincase(dat)4'h0:seg=8'h3f;4'h1:seg=8'h06;4'h2:seg=8'h5b;else dat<=dat;end4'h3:seg=8'h4f;4'h4:seg=8'h66;4'h5:seg=8'h6d;4'h6:seg=8'h 7d;4'h7:seg=8'h07;4'h8:seg=8'h7f;4'h9:seg=8'h6f;4'ha:seg=8'h7 7;4'hb:seg=8'h7c;4'hc:seg=8'h39;4'hd:seg=8'h5e;4'he:seg=8'h79 ;4'hf:seg=8'h71;endcase endassign wei=2'b00;endmodule第二篇：FPGA高手总结一个FPGA高手的总结很早之前就想对这几个月工作经历写的东西，一是作为自己的总结，二是自己也很想将自己这段时间的一些经历和大家分享一下，希望对初学者而言能使得他们能少走一些弯路。
FPGA与Verilog学习手记_非常重要
FPGA学习心得（一）1.数字电路基础知识：布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计2.数字系统的构成：传感器AD 数字处理器DA 执行部件3.程序通在硬件上的执行过程：C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍，逐条取出指令、分析指令、执行指令4.DSP处理是个广泛概念，统指在数字系统中做的变换(DFT)、滤波、编码解码、加密解密、压缩解压等处理5.数字处理器包括两部分：高速数据通道接口逻辑、高速算法电路逻辑6.当前，IC产业包括IC制造和IC设计两部分，IC设计技术发展速度高于IC设计7.FPGA设计的前续课程：数值分析、DSP、C语言、算法与数据结构、数字电路、HDL语言计算机微体系结构8.数字处理器处理性能的提高：软件算法的优化、微体系结构的优化9.数字系统的实现方式：编写C程序,然后用编译工具得到通用微处理器的机器指令代码，在通用微处理器上运行(如8051/ARM/PENTUIM)专用DSP硬件处理器用FPGA硬件逻辑实现算法，但性能不如ASIC用ASIC实现，经费充足、大批量的情况下使用，因为投片成本高、周期长10.FPGA设计方法：IP核重用、并行设计、层次化模块化设计、top-down思想FPGA设计分工：前端逻辑设计、后端电路实现、仿真验证11.matlab的应用：matlab中有许多现成的数学函数可以利用，节省了复杂函数的编写时间matlab可以与C程序接口做算法仿真和验证时能很快生成有用的数据文件和表格DSP builder和System Generator可以直接将simulink模型转换成HDL代码，跳过了中间的C语言改写步骤12.常规从算法到硬件电路的开发过程：算法的开发C语言的功能描述并行结构的C语言改写verilog的改写仿真、验证、修正综合、布局布线、投入实用13.C语言改写成verilog代码的困难点：并行C语言的改写，因为C本身是顺序执行，而不是并行执行不使用C语言中的复杂数据结构，如指针目前有将C语言转换成verilog的工具？14.HDLHDL描述方法是从电路图描述方法演化来的，相比来说更容易修改符合IEEE标准的有verilog HDL和VHDLVHDL由美国国防部开发，有1987和1993两个版本verilog由cadence持有，有1995、2001、2005三个版本verilog较VHDL更有前景：具有模拟电路描述能力、不仅可以开发电路还可以验证电路、门级以下描述比VHDL强RTL级和门级的综合已经成熟，主要是注意行为级的综合结果，使用可综合的编程风格SYSTEM VERILOG是VERILOG的一种延伸15.IP核的应用：软核soft core：功能经过验证的、可综合的、实现后门数在5K以上的HDL代码固核firm core：功能经过验证的、可综合的、实现后门数在5K以上的电路结构编码文件，如edif，不可更改硬核hard core: 功能经过验证的、可综合的、实现后门数在5K以上的电路结构版图，已带工艺参数，不可更改16.HDL语言综合后得到EDIF，这是一种标准电路网表EDIF经过具体工艺库匹配、布局布线、延时计算后得到网表EDIF不可更改，作为固核存在17.verilog特点：区分大小写，所有关键字都要求小写不是强类型语言，不同类型数据之间可以赋值和运算//是单行注释可以跨行注释描述风格有系统级描述、行为级描述、RTL级描述、门级描述，其中RTL级和门级别与具体电路结构有关，行为级描述要遵守可综合原则门级描述使用门级模型或者用户自定义模型UDP来代替具体基本元件，在IDE 中针对不同FPGA器件已经有对应的基本元件原语18.verlog语法要点：module endmodule之间由两部分构成：接口描述和逻辑功能描述IO端口种类：input output inout相同位宽的输入输出信号可以一起声明，input[3:0] a,b; 不同位宽的必须分开写内部信号为reg类型，内部信号信号的状态：0 1 x z，3'bx1=3'bxx1 x/z会往左扩展3'b1=3'b001 数字不往左扩展逻辑功能描述中常用assign描述组合逻辑电路，always既可以描述组合逻辑电路又可以描述时序逻辑电路，还可以用元件调用方法描述逻辑功能always之间、assign之间、实例引用之间以及它们之间都是并行执行，always内部是顺序执行常量格式：<+/-><二进制位宽><'><进制><该进制的数值>：默认进制为10进制默认位宽为32位位宽是从二进制宽度角度而言的由位宽决定从低位截取二进制数2'hFF=2'b11，通常由被赋值的reg变量位宽决定parameter常用于定义延迟和变量位宽，可用常量或常量表达式定义变量种类：wire reg memoryIO信号默认为wire类型，除非指定为reg类型wire可以用作任何输入输出端口wire包括input output inoutwire不带寄存功能assign赋值语句中，被赋值的信号都是wire类型assign之所以称为连续赋值，是因为不断检测表达式的变化reg类型可以被赋值后再使用，而不是向wire一样只能输出，类似VHDL中的buffer端口reg类型变量初始值为x (VHDL中初始值为本类型最小值，通常是0)always模块里被赋值的信号都必须定义为reg类型，因为always可以反复执行，而reg表示信号的寄存，可以保留上次执行的值reg类型变量与integer变量不同，即使赋负值，实质上也是按二进制无符号数存储的，integer是有符号数verilog中所有内部信号都是静态变量，因为它们的值都在reg中存储起来了memory型只有一维数组，由reg型变量组成memory初始化只能按地址赋值，不能一次性赋值1*256的memory写法：reg mema[255:0] mema[3]=0;不同位宽的变量之间赋值，处理之前都以被赋值的变量位宽为准扩展或截取A[a:b] 无论a b谁大，a总是实际电路的信号高位，b总是实际电路的信号低位算术运算中如果有X值则结果为Xfor循环中的变量另外定义成integer，因为它不是实际信号，有正负；reg则以无符号数存在== 和!=只比较0、1，遇到z或x时结果都为x (x在if中算做假条件)，结果可能是1、0、x===和!==比较更加苛刻，包括x和z的精确比较，结果可能是0、1&&的结果只有1'b1或1'b0两种，A&A的结果位宽则是与A相同的{1,0}为64'h100000000,所以拼接运算中各信号一定要指定位宽移位运算左移将保留4'b1000<<1等于5'b10000，右移则舍弃4'b0011等于4'b0001数字电路里位运算应用普遍，包括按位逻辑运算、移位运算、拼接运算、缩减运算非阻塞式赋值<=与阻塞式赋值=阻塞：在同一个always过程中，后面的赋值语句要等待前一个赋值语句执行完，后面的语句被该赋值语句阻塞非阻塞：在同一个always过程中，非阻塞赋值语句是同时进行的，排在后面的语句不会被该赋值语句阻塞<=：块结束后才能完成赋值块内所有<=语句在always块结束时刻同时赋值<=右边各变量的值是上一次时钟边沿时，这些变量当时的值用于描述可综合的时序电路=：=语句结束之后过程always才可能结束在always过程中，begin end块内按先后顺序立即赋值，在fork join内同时赋值(可能造成冲突)与assign连用描述组合电路begin end中阻塞的含义：begin ...@(A) B=C...; end 如果A事件不发生则永远不能执行下去，被阻塞了由于时钟的延时(往往在ps级)，多个always(posedge)之间究竟谁先执行是个未知数使用原则：同一个always过程块内建立时序电路用<=纯组合逻辑电路用=，生成的电路结构最简单，执行速度最快同一个always块内不要混用<=和=不要在多个always块内对同一个变量赋值(多源驱动)if else的三种形式，第三种形式适合描述优先编码器if条件中0/x/z当成假，1当成真，非0的数值也当成真case语句的三种：case(四种状态的比较) casez(忽略z) casex(忽略x和z，只看哪些位的信号有用)case语句中所有表达式值的位宽必须相等，default中不能将n'bx用'bx代替避免生成锁存器的方法：电平触发时if后加else case中加default ？使用casex会将不必要的状态视为无关项，使得综合出来的电路最简单两种特殊的括号：begin 顺序语句... end fork 并行语句... join,其差别在于块内语句的起止时间、执行顺序、相对延时块被命名后，其内部变量可以被调用，因为变量都是静态的(调用信号：对应电路中的一个信号线被引到另一处)initial块只无条件执行一次always块在满足条件时不断执行initial常用来写测试文件，always块常用来写电路描述always既可以描述组合逻辑电路又可以描述时序逻辑电路always如果后面有敏感信号列表则不能用wait语句always既可以描述电平触发又可以描述边沿触发，wait只能描述电平触发assign常用于描述组合逻辑电路测试文件中一般都是现initial 后always生成语句：生成快的本质是使用循环内的一条语句代替多条重复的verilog语句，简化了用户的编程genvar用于声明生成变量，生成变量只能用在生成快之间仿真时，仿真器会将生成块中的代码展平，在确立后的方针代码中，生成变量是不存在的最好是先想象出来循环生成语句被展平后的电路样子，再写相关的描述语句task和function的区别：task可以定义自己的仿真时间单位，function与主模块共用同一个仿真时间单位函数不能启动任务，任务能够启动函数函数至少要有一个输入变量，任务没有输入变量函数返回一个值，任务不返回值一个模块的设计包括3个部分：电路模块的设计测试模块的设计设计文档的编写设计者通过布局布线工具生成具有布线延迟的电路，再进行后仿真，得到时序分析报告从时序分析报告中可以知道电路的实际延迟t，同步电路内每个时钟周期要大于t,从而可确定该运算逻辑的最高频率综合器之所以能够实现加法器、乘法器是因为库中已经存在可配置的参数化器件模型FPGA内总线宽度容易自定义，以便实现高速数据流，三态数据总线相当于数据流的控制阀门数字系统内数据流的控制：开关(或三态数据总线)、数据暂存部件(寄存器)、同步状态机控制(整个系统在一个时钟域内)流水线操作pipe line：K级流水线就是从组合逻辑的输入到输出恰好有K个寄存器组，上一级的输出是下一级的输入流水线操作获得第一个结果的时间要比不用流水线操作的时间长，但以后结果获得时间都只需要一个时钟周期，提高了数据吞吐量流水线操作的保证：Tclk>K*(组合逻辑延迟+触发器的建立保持时间/触发时间),即时间片段要长于最大路径延迟体现了面积换速度的思想，在综合时考虑的是以面积小为主还是以速度为主本质上是一种同步逻辑同步时序逻辑和异步时序逻辑：同步时序逻辑指所有寄存器组由唯一时钟触发always@(posedge clk) 或always@(negedage clk)异步时序逻辑指触发条件不唯一，任意一个条件都会引起触发always@(posedge clk or posedage reset)目前的综合器是以同步时序逻辑综合的，因为同步时序逻辑较异步时序逻辑可靠严格的同步要求时钟信号传递速度远远大于各部分的延迟，实际中clk要单独用线，而不要经过反相器等部件always @(posedge.. ) begin ...<=... end 表示同步时序逻辑(同时刻赋值)不同速率数据接口的处理方法(异步数据的处理方法)：帧同步FIFO 双端口RAM同步状态机：包括moore和mealy型两种，及其反馈模型(是一种反馈控制系统，当前状态就是其内部状态变量)状态机的开发步骤：根据实际问题列出输入输出变量和状态数画出状态图并化简写出状态转移真值表得到逻辑表达式用D触发器或JK触发器构建电路(目前用D触发器多)verilog描述时只需要得到简化的状态图就可以描述状态编码方式：独热码格雷码状态机主体程序有单always描述方式和多always描述方式采用case/casez/casex建立模型最好，因为x是无关态，生成的电路最简单default: state='bx与实际情况更一致，效果等同于default: state<=idle只有同步状态机才能被目前的综合for语句会将所有变量的情况展开，占用巨量逻辑资源，替代办法是用计数器和case语句说明所有情况有优先级的if else结构会消耗更多资源，建议用无优先级的case替代模块的复用往往比代码上修改节省的资源多PLL的分频、倍频、移相操作会增加设计精度同步时序电路的延时：#x通常用于仿真测试，实际硬件延时是：长延迟用计数器，小延迟用D触发器，此方法用来取代延迟链同步电路中，稳定的数据采用必须满足采样寄存器的建立和保持时间reg类型在always中不一定综合成时序电路，也可能是组合逻辑电路乒乓操作与作用异步时钟域同步问题延迟包括门延迟和线延迟组合逻辑产生的时钟仅能应用在时钟频率较低、精度要求不高的情况下增减敏感信号得到的结果一样补充部分：verilog HDL起初是作为写testbench而产生的verilog 有1995进入IEEE标准，为IEEE-1364, 于2001年进行了扩展，为IEEE 1364-2001；verilog AMS可用于模拟电路和数字电路的综合，目前正在不断发展和完善中；verilog的标识符区分大小写，关键字使用小写；用\\来进行单行注释，用\* *\来进行跨行注释；标识符由字母、数字、下划线构成，并以字母开头；关键字又叫保留字，只有小写的关键字才是保留字；信号的状态有4种：0 1 x zx和z在描述电路时不区分大小写，在仿真时大小写有不同意义；常量表达式中：x z不区分大小写；进制符号h o d b与H O D B不区分大小写；十六进制中a~f不区分大小写；下划线_用于提高可读性；？在数中可以代替z；x和z的左端补位；字符和字符串都以ASICII码形式存在，也可以当成电路内的信号；字符串必须包含在同一行，不能分成多行书写；如果表达式或者赋值语句中将字符串当成操作数，则字符串中的每个字符都被看成8位的ASCII值序列；可综合的信号类型：wire reg memory 它们用来描述数字电路不可综合的数据类型：integer real 它们只用仿真，位于testbench中wire是连线的抽象模型，不能保存数据，其值由驱动元的值决定；wire不能用在always或initial块中；wire的默认值为高阻z；wire的使用情形：1.作为模块的输出端口2.用连续赋值语句assign赋值；reg是1位寄存器（触发器）的抽象模型，可以保存数据；reg必须用在always或initial块中；reg的默认值为x；reg的使用情形：1.阻塞赋值<= 2.非阻塞赋值=memory只能是一维的；memory只能对每个单元分别初始化，方法：1.一个一个赋值2. 通过系统任务$readmem赋值reg[3:0] fc；//一个4位寄存器reg fc[3:0] //4个一位寄存器parameter的作用：仿真开始以前对其进行赋值，整个仿真过程中保持其值不变；关系运算符将以逻辑1或逻辑0返回比较的结果；== !=的返回值有0 1 x三种情况，=== !==的返回值只有0 1两种情况；verilog由于是描述电路的，用于位的操作较多，有: 位逻辑操作，移位操作，并置操作，归约操作；位逻辑运算的结果中，位数与原操作数一样多；归约符是在原操作数的所有位上进行操作，并产生1位结果；并置运算可以发生在bit与bit之间bit与矢量之间矢量与矢量之间用于仿真的系统任务：所有系统任务都必须在initial或always内；所有系统任务都必须以$开头；常见系统任务：显示任务($diplay系列和$write系列)监控任务($monitor系列)探测任务($strobe系列)文件打开、输入、关闭任务(&fopen &fclose &fdisplay...)读取文件任务($readmemb $readmemh)仿真结束控制任务($finish $stop)随即信号任务($random)过程块：initial块和always块一个module内可以包含多个initial或always模块；所有initial或always块在0时刻开始并行执行，各initial或always块内部顺序执行；initial过程块主要是面向testbench的，通常不具有可综合性；always过程块在描述电路时既可以描述组合逻辑电路(电平敏感)又可以描述时序逻辑电路(边沿敏感)；写testbench时initial通常用于初始化以及顺序波形的描述，always通常用于重复波形的描述；任务task与函数function: 为了描述模块中被多次执行的部分以及为了增强代码的易读性verilog中的高级程序语句如for循环语句只用在写testbench中；begin end和fork join是两种特殊的括号if语句的第三种形式适合描述优先编码器，case语句适合描述数据选择器和状态机；case的条件表达式如果与分支项表达式长度不同，则在比较前将所有表达式都统一为这些表达式的最长长度；casez忽略z，casex忽略z和x；assign语句只在右端表达式发生变化时才重新计算并重新赋值，其余时间都是连续赋值；assign语句可以指定bit、vector或是任意拼接操作的结果；assign语句是连续赋值的，用于驱动网线wire，reg类型不需要连续赋值，reg 类型一旦被赋值就会一直保存；过程赋值语句有两种：阻塞式=和非阻塞式<=，只能在过程块initial和always中使用；@对事件触发的控制与wait语句不能同时使用；FPGA学习心得（二）Verilog的两个误区:使用Reg类型还是Net类型:Reg类型只在过程块中被赋值;而Net类型则在过程块外面被赋值或者驱动. 阻塞赋值和非阻塞赋值:Verilog中竞争发生的条件:两个或多个语句在执行顺序不同时导致不同的结果,则存在竞争.Nonblocking不是一个类型;Blocking赋值是一个单步过程,计算RHS,并更形LHS是不可中断的.七条准则:1.时序逻辑和锁存器,使用非阻塞赋值2.always块中的组合逻辑,使用阻塞赋值3.同一always块,时序组合混合逻辑使用非阻塞赋值4.通常情况下,在同一always块中不要混合使用阻塞与非阻塞赋值5.不要在多个always块中对同一变量进行赋值6.使用$strobe显示非阻塞赋值得信号7.不要用#0的过程赋值Verilog中的分层事件队列:活动事件:阻塞赋值;计算非阻塞赋值的RHS;连续赋值;$display命令;计算输入并改变原语的输出.这些事件可能按照任意次序调度.非活动事件:#0的阻塞赋值非阻塞事件:更新非阻塞赋值的LHS监视事件:$monitor命令;$strobe命令经验:在always块中使用非阻塞赋值来产生时序逻辑和锁存器在always块中使用阻塞赋值来产生组合逻辑在always块中使用非阻塞赋值来产生同一块中的时序和组合逻辑在纯组合逻辑中使用非阻塞赋值可能会导致功能错误阻塞赋值和非阻塞赋值混合使用的方式:将组合逻辑赋值通过时序表达式表示或者将组合逻辑赋值与时序逻辑分开,在独立的语句块中描述不推荐在同一always块中混合使用阻塞和非阻塞赋值几个关于非阻塞赋值的错误理解:错误1:无法使用$display命令显示非阻塞赋值变量正解:非阻塞赋值变量的更新在所有$display命令之后错误2:#0让一个赋值在每个时间步的最后执行正解:#0只会让赋值语句进入非活动事件队列错误3:在同一always块中对同一变量进行多次非阻塞赋值是不允许的正解:在IEEE 1364 verilog标准中定义了上述赋值,最后一个非阻塞赋值起作用模拟开始时候的困难:不同的模拟器,不同的模拟选项导致开始模拟时现象不同建议: 在0时刻通过非阻塞赋值设置reset信号;第一个半周期设置clock为0编写Verilog代码的一些经验:Verilog文件名和模块名相同不要在可综合代码中使用casex语句当在可综合代码中使用casez语句时要小心当写case语句时,对存在不关心的cases时使用casez,使用?代替Z来表示不关心的casesVerilog编写状态机相关:状态机分类:Moore(输出只与当前状态相关)和Mealy(输出与当前状态和输入相关)二进制编码和One-Hot编码状态机的基本块:下一状态度组合逻辑;时钟同步的当前状态逻辑;输出组合逻辑两个always块写状态机,使用三个always块,如果输出需要寄存使用高效的One-Hot状态编码,组合输出经验:每个状态机作为一个独立的Verilog模块对状态进行预定义,状态赋值使用状态名作参数,不要使用`define,多使用parameter两个always语句块的状态机,一个always用来描述状态向量寄存器的时序逻辑.一个用来描述下一状态度组合逻辑.组合输出可以通过连续赋值语句或者在下一状态度组合always块中描述.verilog语法规则1.Verilog分以下四个层次：l 低阶交换模型：电路由开关与储存点所组成l 逻辑间层次描述：用and ,or, buf , not 等l 资料处理模型或暂存器转移层次：用于说明资料如何在暂存器中储存与传送。
多年开发FPGA宝贵经验总结
多年开发FPGA宝贵经验总结从大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。
当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。
后来读研究生，工作陆陆续续也用过Quartus II、FoundaTIon、ISE、Libero，并且学习了verilogHDL语言，学习的过程中也慢慢体会到verilog的妙用，原来一小段语言就能完成复杂的原理图设计，而且语言的移植性可操作性比原理图设计强很多。
在学习一门技术之前我们往往从它的编程语言入手，比如学习单片机时，我们往往从汇编或者C语言入门。
所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。
但我个人认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到事半功倍的效果。
当然，任何编程语言的学习都不是一朝一夕的事，经验技巧的积累都是在点滴中完成，FPGA设计也无例外。
下面就以我的切身体会，谈谈FPGA设计的经验技巧。
我们先谈一下FPGA基本知识：1.硬件设计基本原则FPGA（Field-Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。
Verilog学习总结
2013年1月28日1、FPGA脚本测试文件编写备注：1、initial是执行一次2、每个变量对应一个赋值模块3、Forever是永久执行的意思2、对于模块例化（格式)speed_select speed_rx ( //那个子模块（例化），先是在原来子模块的模块名，后是在Top//模块里的名字.clk(clk), //同理，先是原来变量的名字，前面加点，后面是在Top模块里的.rst_n(rst_n), //名字.bps_start(bps_start1),.clk_bps(clk_bps1));3、测试脚本例程initialbeginrst = 0 ;#10 rst = 1 ;#10000000 $stop ;endinitialbeginclk_in = 0 ;forever#10 clk_in = ~clk_in ;endinitialbeginkey_in = 0 ;#100000 key_in = 1 ;#100000 key_in = 0 ;endinitialbegindata_in = 8'b00110011 ;endendmodule注意时间参数的设置，需要调试4、在判断下降沿的程序中，Altera官方希望选取10个位来进行判断，错误率就相当的低，而我们在一般的使用中就判断2次即可，下面以4此为例,此过程判断边沿比较准确module my_uart_rx(clk,rst_n,rs232_rx,rx_data,rx_int,);input clk; // 50MHz主时钟input rst_n; //低电平复位信号input rs232_rx; // RS232接收数据信号input clk_bps; // clk_bps的高电平为接收或者发送数据位的中间采样点//----------------------------------------------------------------reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3; //接收数据寄存器，滤波用wire neg_rs232_rx; //表示数据线接收到下降沿always @ (posedge clk or negedge rst_n) beginif(!rst_n) beginrs232_rx0 <= 1'b0;rs232_rx1 <= 1'b0;rs232_rx2 <= 1'b0;rs232_rx3 <= 1'b0;endelse beginrs232_rx0 <= rs232_rx;rs232_rx1 <= rs232_rx0;rs232_rx2 <= rs232_rx1;rs232_rx3 <= rs232_rx2;endend//下面的下降沿检测可以滤掉<20ns-40ns的毛刺(包括高脉冲和低脉冲毛刺)，//这里就是用资源换稳定（前提是我们对时间要求不是那么苛刻，//因为输入信号打了好几拍）//（当然我们的有效低脉冲信号肯定是远远大于40ns的）assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0;//接收到下降沿后neg_rs232_rx置高一个时钟周期5、在使用modelsim仿真时要注意文件之间的关联，主要是参数设置问题注意图中标注的1、2、3处的设置6、波特率的计算50Mhz的信号，进行波特率的计算时分成9600bps，应该是（50000000/9600）*20ns=104140ns。
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基于verilog的FPGA编程经验总结
用了半个多月的ISE，几乎全是自学起来的，碰到了很多很多让人DT好久的小问题，百度也百不到，后来还是都解决了，为了尽量方便以后的刚学ISE的童鞋不再因为一些小问题而纠结，把这几天的经验总结了一下。
好了，废话不多说，上料！
1.用ISE仿真的时候.所用变量一定要初始化. ISE默认初始量为”XXXXX”, 而Quarters是默认为”00000”的, 其实实际上, 下到FPGA里后也是默认为0的,只是可以说ISE严谨得令人DT吧.
比如说用一个累加器, result = A+B+result ,必须保证在某一刻A, B, result都为定值时, 之后的数据才不会一直为”XXXXX”;
2.所有的中间线(就是module间用来传递参数的信号)都要用wire定义一下. 这个ise一般会提醒的;
3.任何一个warning都是有用的;
4.debug时要多把中间变量设成输出,然后查看仿真波形;
5.其实,新版本还是比较好用的.虽然取消了test bench wave 功能. 但是最好学会编测试文件,后期比test bench wave好用, 而且貌似一旦测试信号太多,test bench wave就不
显示某些输出了;
6. warning: Nod is unconnected. 表明所在的模块没用被执行,一般是参数没进来, 或者进来的参数不对(“XXXX”之类)的原因引起的.
7.建立rom时候,Error: sinrom can’t be resolved. 因为在把程序挪地方的时候,sinrom.ngc文件没有一同拷过来.
8.把”XXXXX”信号处理掉的一个方法可以是: 从信号中随意选出一位if (data[0] == 0) ....; else if (data[0] == 1).... else data = 0; 就可以把”XXXX”信号给清成”0000”了. 可以很好的解决1中仿真的问题.
9.如果某一个不是时钟的信号被当作周期信号来用的话,就会出现WARNING:Route:455 - CLK Net:trn_clk_OBUF may have excessive skew. because 0 CLK pins and 1 NON_CLK pins failed to route using a CLK template 不管也行.
10. 一开始用FPGA时不要害怕,用ucf文件配好引脚,直接LOAD,先不用管什么区域约束,以后进阶了再学. .
11.暂时就记得这些,以后再补充吧.。