简单加减计算电路

简单加/减运算电路

1 设计主要内容及要求

1.1 设计目的：

（1）掌握1位十进制数加法运算电路的构成、原理与设计方法；

（2）熟悉QuartusII的仿真方法。

1.2 基本要求:

（1）实现二进制数的加/减法；

（2）设计加数寄存器A和被加数寄存器B单元；

（3）实现4bit二进制码加法的BCD调整；

（4）根据输入的4bitBCD编码自动判断是加数还是被加数。

1.3 发挥部分:

（1）拓展2位十进制数

（2）MC存储运算中间值；

（3）结果存储队列；

（4）其他。

2 设计过程及论文的基本要求

2.1 设计过程的基本要求

（1）基本部分必须完成，发挥部分可任选2个方向：

（2）符合设计要求的报告一份，其中包括逻辑电路图、实际接线图各一份；

（3）设计过程的资料、草稿要求保留并随设计报告一起上交；报告的电子档需全班统一存盘上交。

2.2 课程设计论文的基本要求

（1）参照毕业设计论文规范打印，文字中的小图需打印。项目齐全、不许涂改，不少于3000字。图纸为A3，附录中的大图可以手绘，所有插图不允许复印。

（2）装订顺序：封面、任务书、成绩评审意见表、中文摘要、关键词、目录、正文（设计题目、设计任务、设计思路、设计框图、各部分电路及参数计算（重要）、工作过程分析、元器件清单、主要器件介绍）、小结、参考文献、附录（逻辑电路图与实际接线图）。

摘要

当今的社会是信息化的社会，也是数字化的社会，各种数字化的电器与设备越来越普及，人们的大部分生活都依赖于这些数字化的设备。而随着科技的发达，这些数字设备的功能越来越强大，程序越来越复杂。但是我们都知道各种复杂的运算都是从简单的加减运算衍生出来的。

经过半学期的数字电子技术基础的学习，我们对数字电子技术的理论知识有了一定的了解。在这个时刻，将理论结合实际的欲望，便显得更加迫切，而此时的课设安排正好可以帮助我们将理论结合实际，将梦想变成现实。

本次的简单运算电路是基于QuartusⅡ仿真软件而设计的，而每一个仿真软件都有它自己的特色与优缺点。所以QuartusⅡ仿真软件的特点决定了我们不能简单的利用利用开关控制数据的传递，而是要设计寄存器的CP脉冲的频率来控制数据的输入与输出。而设计简单加/减运算电路，必须考虑到加法和减法的问题。加法可以简单的通过一个全加器就能实现，而减法则需要被减数转换成补码再减去2n才可实现。而最后的结果需要以8421BCD码的形式来输出，所以计算结果大于9时需要加上6（即0110）才可以。

所以我设计的电路图首先是使用四个输入来构成一位十进制数的二进制码，然后通过设计寄存器CP脉冲的频率来使所形成的二进制码在不同的时间分别进入寄存器A和寄存器B，接着为了是延迟时间降到最小，我设计将寄存器A,B中的数输入寄存器C，在一起出给运算电路。在运算电路中，我又设置了一个脉冲，通过这个脉冲的高低电位来选择使用加法电路或是减法电路。最后输出的数经过处理再输入8位全加器8fadd 进行相加后以8421BCD码的形式输出。

设计方案包括三个模块：分别是数据输入部分，加/减运算部分，数据输出部分。

关键词：全加器（74283），寄存器A/B（74175），寄存器C（74244），8位全加器8fadd，加法运算电路，减法运算电路，8421BCD码转换电路。

目录

简单加/减运算电路 ...................................................................................................................................... I

1设计主要内容及要求 .................................................................................................................................. I 2设计过程及论文的基本要求 ...................................................................................................................... I 3时间进度安排 ............................................................................................................ 错误！未定义书签。

数字电子技术课程设计成绩评定表 .......................................................................... 错误！未定义书签。摘要.............................................................................................................................................................. I I 1 设计任务描述. (1)

1.1课程设计题目：简单加/减运算电路 (1)

1.2设计主要内容及要求 (1)

2 设计思路 (2)

3设计方框图 (4)

4 各部分电路设计及参数调整 (5)

4.1各部分电路设计 (5)

4.2各部分参数调整 (16)

5 简单加/减运算电路过程分析 (17)

5.1简单加/减运算总电路图： (17)

5.2电路图的工作过程分析 (17)

6 元器件清单 (22)

7主要元器件介绍 (23)

7.1寄存器74175简单介绍： (23)

7.2寄存器74244简单介绍： (24)

7.3全加器74283简单介绍： (25)

7.4加法器8FADD简单介绍： (26)

课程设计总结 (28)

致谢 (29)

参考文献 (30)

附录 (31)

简单加/减运算总电路图 (31)

1 设计任务描述

1.1课程设计题目：简单加/减运算电路

1.2 设计主要内容及要求

1.2.1设计目的：

（1）掌握1位十进制数加法运算电路的构成、原理与设计方法；（2）熟悉QuartusII的仿真方法。

1.2.2基本要求：

（1）实现二进制数的加/减法；

（2）设计加数寄存器A和被加数寄存器B单元；

（3）实现4bit二进制码加法的BCD调整；

（4）根据输入的4bitBCD编码自动判断是加数还是被加数。

1.2.3发挥部分：

（1）拓展2位十进制数

（2）MC存储运算中间值；

（3）结果存储队列；

（4）其他。

2 设计思路

第一步：查资料

由于我们使用的是QuartusⅡ仿真软件，这个软件比较新颖。所以可以说，经过两天的图书馆与网络的地毯式搜索，我发现并没有现成的资料。但是我们并不是一无所获的，在查资料过程中，我们渐渐的领悟到了简单加减运算电路的原理。

其实简单加减运算电路首先简单需要加数(减数)、被加数(被减数)的输入，然后将其分别存入寄存器中，再一同进入加（减）法运算电路中进行计算，最后输出的数值进行8421BCD码转换输出即可。

第二步：构建电路基本思路

整个电路的核心内容和部分是由加法电路和减法电路构成的，我使用的是加减分离的思路，加法是一部分，减法是另一部分的电路，。它是由一支脉冲（C）来控制的：高电位时执行减法电路；低电位时执行加法电路。

图2.1加/减计算执行电路

第三步：构建电路基本框架

输入部分：原本我计划十—四线的编码器74147来实现一位十进制数的输入，但是不能实现十进制数0的输出，于是后来我直接使用4个脉冲输入来构成一位十进制数的二进制码，然后通过设计寄存器CP脉冲的频率来使所形成的二进制码在不同的时间分别进入寄存器A和寄存器B中。

加减运算部分：这是整个电路设计的关键部分，由于是多位的二进制计算，所以必须使用全加器，我使用的是加减分离的思路，加法是一部分，减法是另一部分的电路，他们一个脉冲来控制，低电位时执行加法，高电位时执行加法。

输出部分：根据课设题目要求是将结果以8421BCD码的形式输出，所以需要将运算电路所得出的二进制结果加以转换，使之变成8421BCD码的结果。

第四步：完善电路

为了减少延迟时间，我特地使用了第三个寄存器（74244），它是一个8输入8输出寄存器，我寄希望它能够将寄存器AB中的数一起送入运算电路，以减少结果的延迟。

图2.2加减运算电路的基本框架图

3设计方框图

图3.1原理方框图

4 各部分电路设计及参数调整

4.1各部分电路设计

4.1.1数据输入电路设计

关于数据输入部分，我采用的是直接由4个脉冲输入来构成一位十进制数的二进制码，再设计寄存器CP脉冲的频率来使所形成的二进制码在不同的时间分别进入寄存器A 和寄存器B中。为了减少计算结果的延迟，我又设计将这两个寄存器中的值输入寄存器C（74244）中，然后一起送入运算电路。

（a）寄存器AB的选择：我选择的寄存器是74175，此寄存器是4-8线寄存器，而我只

需要4个输出端，所以可以让其他四个输出端悬空就可。

图4.1.1 寄存器74175的使用

图4.1.2寄存器74175的参数设置

图4.1.3 寄存器74175的仿真结果

态。

（b）寄存器C的选择：我选择的寄存器是74244，此寄存器是8-8线寄存器，可以同时

存储由寄存器AB送来的数，并且一同输出去。

图4.1.4 寄存器74244的使用

图4.1.5寄存器74244的参数设置

图4.1.6寄存器74244的仿真结果

高电平时输出Z。

（C）输入部分的电路设计：

图4.1.7 输入部分的电路设计

图4.1.8输入部分电路的参数设置

图4.1.9输入部分的电路仿真结果

设计原理：首先，由4个输入脉冲来构成一位十进制数的二进制码，然后通过设计寄存器CP脉冲的频率来使所形成的二进制码在不同的时间分别进入寄存器A和寄存器B中。然后再设置寄存器74244的CP脉冲频率传送这两个一位十进制的二进制码。其频率设置可以见图4.1.8，即：

寄存器A的频率可以是寄存器B频率的2倍：f A=2×f B

寄存器C的频率可以等于寄存器B频率：f c=f B（注意：由于寄存器C低电平有效，

寄存器B为上升边沿存数，所以两

者频率的相位必须相差180度）

结果如图4.1.9，其中绿色阴影部分就是我们所需要输入的数值。如果需要不同的输入，我们可以通过设置X来实现。

4.1.2加减运算部分设计

关于加减运算电路，我使用的是加减分离的思路，加法是一部分，减法是另一部分的电路，他们一个控制脉冲来控制，低电位时执行加法，高电位时执行加法。

图4.1.10 加减运算电路设计总图

（a）加减选择电路（图4.1.10红色方框部分）：这是由16个与门、一个非门和一个控制脉冲组成的。

设计原理：根据0-1定律有：A?0=0A?1=A，所以：

①当控制脉冲（kong）为低电平时，下面8个与门的输出均为低电平，对其后面的电路无操作；而因为中间非门的转换，是上半部分的8个与门执行的是A?1=A，所以输出的是原来的数值，再进入加法电路进行加法运算。

②当控制脉冲（kong）为高电平时，下面8个与门进行A?1=A运算，所以输出的全是原来的数值，再进入减法电路进行减法运算；而因为中间非门的转换，是上半部分的8个与门执行A?0=0，导致输出均为低电平，对其后面的电路无操作。

（b）加法电路：加法电路非常简单，可以直接将寄存器C中的数值接入加法器中，再在加法器后面接输出即可。在这里我采用的器件是集成4位超前进位加法器74283。它可以实现两个4位二进制数的相加。而且全加器74283的功能及其强大，可以通过设置CIN端的电压高低来实现加法或减法。

图4.1.11 全加器74283的使用

图4.1.12全加器74283的参数设置

图4.1.13全加器74283的仿真结果

由图4.1.13可知，在全加器74283中：

①CIN端口接低电平时(即蓝色阴影部分)，执行加法后加0；而接高电平时，加法器执

行的是在加法运算后加1。

②在输出端口中，COUT为进位端。当结果大于15时，它会变成高电平，实现进位。

（c）减法电路：由二进制数的算术运算方法与教科书《电子技术基础：数字部分（第五版）》[1]可知，减法运算的原理是将减法运算变成加法运算进行的。上面提到全加器74283加法运算器既能实现加法运算，又可以通过改进实现减法运算，从而可以简化逻辑电路结构。

图4.1.14减法运算电路

图4.1.15（A）减法运算电路仿真结果(结果为正)

图4.1.15（B）减法运算电路仿真结果(结果为负)

设计原理：

若n位二进制的原码为N

原

，则与它相对应的2的补码为：

N 补=2n?N

原

（4.1）

补码与反码的关系式：

N 补=N

反

+1（4.2）

设两个数A、B相减，利用式（4.1）和式（4.2）可得：

A?B=A+B补?2n=A+B反+1?2n（4.3）

此式表明，A减B可由A加B的补码并减2n完成。所以：根据式（4.3），我们可以利用全加器74283来设计一个减法运算电路。首先，我们需要把被减数转变为它的反码再加1，所以我们要在B输入端口前加4个非门来实现反码的转换，再将全加器74283的CIN端输入脉冲设为高电平就能实现结果加1，这样补码就可实现了。

此部分电路图设计如下：

图4.1.16补码转换电路

由于2n=24=(10000)B，相加结果与2n相减只能由加法器进位输出信号完成。当进位输出信号为1时，它与2n的差为0；当进位输出信号为0时，它与2n的差值为1，同时还应发出借位信号。因此，只要将进位信号取反即实现了减2n的运算，取反后的输出为1时需要借位，故其结果也可当作借位信号。当借位信号为1时，表示差值为负数；当借位信号为0时，差值为正数。

设A、B两数相减：

当A-B≥0时，所得的差值就是差的原码，借位信号为0；

当A-B＜0时，分析其运算结果可知：前者的运算结果刚好是后者的绝对值的补码。要使差值以原码形式输出，则需要对减法运算的结果进行转换。根据前面可知，将补码再求补得原码。

此部分的电路图如下：

图4.1.17输出求补电路

（d）加/减运算电路：在研究加法运算与减法运算之后，经过整理，我们的加/减运算电路图已经呼之欲出了：

图4.1.18 加/减运算电路图

图4.1.19 加/减运算电路仿真结果

由图4.1.18可知，控制脉冲的高低电平控制着加数和被加数的走向，低电平的时候就送入加法运算电路；高电平的时候就送入减法运算。一旦两者被送入一个电路图，就会加以计算然后输出一个二进制的运算结果。

在进行减法运算时，为了区分运算结果是正数还是负数，我们必须设置一个符号端口。我们可以在减法电路中的第一片74283上大做文章：在第一片74283后的非门后面加一个与门的输出，与门的另一端输入与第一片74283的CIN端相连接。由于是减法运算，上面内容有过介绍，第一片74283上的CIN端连接的是高电平，又因为A?1=A，所以此与门出来的结果均与cout端输出的值的非相同。如果此时如果借位信号是0（不需借位），结果为正数，反之，则为负数。

4.1.3 8421BCD码转换电路部分

在整个过程中，从数值输入到运算结果输出，我们都是用二进制的形式来运行得。但是课设要求的是最后结果要以8421BCD码的形式输出，所以，我们必须设计相关的电路来实现这一转换，然后在将结果输出。

首先，我们要弄清楚8421BCD码与二进制数无关，与其有直接关系的是十进制数。然而我们要实现的二进制码与8421BCD码之间转换，所以我们用加法器8fadd来实现。加法器8fadd的功能与全加器74283的功能有类似之处，加法器8fadd实现的是8位的二进制数相加，而全加器74283最多只可以实现4位的二进制数相加。由于对于一位的十进制数来说，它的二进制码与8421BCD码是一样的。所以，我们要转换的是大于9

的十进制数的二进制代码。由于十进制与8421BCD码都是大于9之后就产生进位，而二进制码要大于15才产生进位，所以我们要在从1010开始到10010之间的二进制数转换为8421BCD码的时候，在其二进制代码的基础上加0110，这样就可以实现与二进制数与8421BCD码之间的转换了。

由于加减运算电路输出结果是5位的二进制数，我们设从高位到低位的输出分别为S5、S4、S3、S2、S1。有之前的分析可知从00000到01001的二进制码与8421BCD码表示方式是一样的，所以此时不需要加上0110 。但是从01010到10010之间的二进制码就需要加0110。所以根据这两组数的特点进行分析，画卡诺图，来判断到底在什么情况下才加0110：

1.当S5为1的时候，不论S4、S3、S2、S1 是何数，都需要加0110；

2.当S5为0的时候，那么，接下来就要看S4的情况:

①如果S4为0，那么不论S3、S2、S1是什么都不需要加0110；

②当S4为1时，则S3、S2至少有一个是1，否则不加0110。

综上所述:加0110的条件是：S3与S2相或后的结果和S4相与，输出的结果再和S5相或，若此结果输出为1，则需要加0110，否则加0000。

所以，连接电路图的方法是：将S1、S2、S3、S4、S5分别与8fadd的A1、A2、A3、A4、A5相连接，然后使用与门和或门实现判断是否加0110的条件，并将输出的结果接到B2 、B3上，这样我们就实现了8421BCD码的转换。接线方式如下图4.1.20：

图4.1.20 8421BCD码转换电路图

图4.1.21 8421BCD码转换电路仿真结果

根据图4.1.21的蓝色阴影部分可知，当数值大于9时，电路真的自动加了0110，所以我们的设计准确无误。

4.2各部分参数调整

⑴数值输入部分的脉冲频率调节：寄存器A的频率可以是寄存器B频率的2倍：

f A=2×f B

寄存器C的频率可以等于寄存器B频率：f c=f B（注意：由于寄存器C低电平有效，

寄存器B为上升边沿存数，所以两者

频率的相位必须相差180度）

⑵减法运算部分的设计转换：

由二进制数的算术运算方法与教科书《电子技术基础：数字部分（第五版）》[1]可知：若n位二进制的原码为N

原

，则与它相对应的2的补码为：

N 补=2n?N

原

（4.1）

补码与反码的关系式：

N 补=N

反

+1（4.2）

设两个数A、B相减，利用式（4.1）和式（4.2）可得：

A?B=A+B补?2n=A+B反+1?2n（4.3）此式表明，A减B可由A加B的补码并减2n完成。

5 简单加/减运算电路过程分析

5.1简单加/减运算总电路图：

图5.1 简单加/减运算总电路图

5.2电路图的工作过程分析

整体简单描述：

本电路图主要用了2个寄存器74175,1个寄存器74244，3个全加器74283,1个加法器8fadd。实现了两个一位十进制数的相加（减），并且将结果转化为8421BCD码的形式输出。

由于思路与原理在上面讲得很详细，所以这里主要是展示电路的仿真结果及部分细节解释。为了方便解释整体电路，我又设置了一个测试电路：

图5.2 简单加/减运算的测试电路图