数电 第八章--PAL应用举例
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数字电子技术章 (8)
测试向量段是可选段， 用于验证逻辑设计的功能。 结束段用于标识一个模块的结束， 它的关键字为end。
第 8 章 可编程逻辑器件
8.1 概
可编程逻辑器件（PLD）是一种标准化、 通用的数字电 路器件， 集门电路、 触发器、 多路选择开关、 三态门等 器件和电路连线于一身。 PLD使用起来灵活方便，可以根据 逻辑设计要求来设定输入与输出之间的关系， 也就是说， PLD是一种由用户配置某种逻辑功能的器件。
第 8 章 可编程逻辑器件 图 8.12 寄存器输出结构
第 8 章 可编程逻辑器件
4. 图8.13是异或输出结构的逻辑图。 这种结构是把与项之 和分成了两部分， 经异或运算后， 在CP的上升沿将异或结 果存入D触发器， 通过OE控制的三态门G6输出。 这样处理后， 它除了具有寄存器输出结构的特征外， 还能实现时序逻辑电 路的保持功能。
第 8 章 可编程逻辑器件
2. 异步I/O 图8.11是异步I/O输出结构的逻辑图。 该图的或门实现7 个与项的逻辑加， 并输出到三态门G3。 它受到与门G2输出 （第一个与项）的控制。 如果编程时使此与项常为0， 即该 与门的所有输入端都接通， 则三态门处于高阻态， 此时， I/O端可作为输入端， G4为输入缓冲器。
第 8 章 可编程逻辑器件
(4) 对GAL写入内容。 键入“2”， 将filename.JED文 件调入缓冲区。 此时， 可以通过观察缓冲区的内容来查看 待编程的GAL16V8的2048（32行×64列， 见图8.17）个可编 程单元的编程情况。 键入“P”， 开始按照缓冲区的内容对 GAL进行编程。
4. （1） GAL16V8的开发是通过编程器和相应的开发软件来 完成的。 （2） 本实训的软件是ABEL编译软件， 其作用是将在 DOS状态下编辑的ABEL源程序翻译为.JED文件， 该文件是编 程器对GAL进行硬件编程所需的数据。 这是实训步骤2）所进 行的工作。
第 8 章 可编程逻辑器件
8.1 概
可编程逻辑器件（PLD）是一种标准化、 通用的数字电 路器件， 集门电路、 触发器、 多路选择开关、 三态门等 器件和电路连线于一身。 PLD使用起来灵活方便，可以根据 逻辑设计要求来设定输入与输出之间的关系， 也就是说， PLD是一种由用户配置某种逻辑功能的器件。
第 8 章 可编程逻辑器件 图 8.12 寄存器输出结构
第 8 章 可编程逻辑器件
4. 图8.13是异或输出结构的逻辑图。 这种结构是把与项之 和分成了两部分， 经异或运算后， 在CP的上升沿将异或结 果存入D触发器， 通过OE控制的三态门G6输出。 这样处理后， 它除了具有寄存器输出结构的特征外， 还能实现时序逻辑电 路的保持功能。
第 8 章 可编程逻辑器件
2. 异步I/O 图8.11是异步I/O输出结构的逻辑图。 该图的或门实现7 个与项的逻辑加， 并输出到三态门G3。 它受到与门G2输出 （第一个与项）的控制。 如果编程时使此与项常为0， 即该 与门的所有输入端都接通， 则三态门处于高阻态， 此时， I/O端可作为输入端， G4为输入缓冲器。
第 8 章 可编程逻辑器件
(4) 对GAL写入内容。 键入“2”， 将filename.JED文 件调入缓冲区。 此时， 可以通过观察缓冲区的内容来查看 待编程的GAL16V8的2048（32行×64列， 见图8.17）个可编 程单元的编程情况。 键入“P”， 开始按照缓冲区的内容对 GAL进行编程。
4. （1） GAL16V8的开发是通过编程器和相应的开发软件来 完成的。 （2） 本实训的软件是ABEL编译软件， 其作用是将在 DOS状态下编辑的ABEL源程序翻译为.JED文件， 该文件是编 程器对GAL进行硬件编程所需的数据。 这是实训步骤2）所进 行的工作。
电视技术概论之PAL制解码器概述.pptx
图 8-2 亮度通道电路组成框图
第8章 PAL制解码器
8.2.2 副载波吸收电路
图 8-3 副载波吸收电路输入输出波形
第8章 PAL制解码器
8.2.3 图像轮廓校正电路
图 8-4 勾边原理
第8章 PAL制解码器
图 8-5 轮廓校正电路及波形
第8章 PAL制解码器
8.2.4 直流分量恢复电路
图 8-6 直流分量恢复电路
第8章 PAL制解码器
第8章 PAL制解码器
8.1 概述 8.2 亮度通道 8.3 色度通道 8.4 基色矩阵和末级视放电路 8.5 解码电路常见故障分析
第8章 PAL制解码器
8.1 概 述
图 8-1 PAL制解码器的基本组成框图
第8章 PAL制解码器
8.2 亮 度 通 道
8.2.1 亮度通道的组成
８.3.1 色度通道的组成
图 8-11 色度通道组成方框图
第8章 PAL制解码器
图 8-12 带通放大器典型电路
第8章 PAL制解码器
８.3.2 色度带通放大器和ACC
1. 色度带通放大器
图 8-13 色同步分离电路
第8章 PAL制解码器
2. ACC
ACC电路又叫自动色度控制电路。 ACC电路实质上是带通 放大器的AGC电路，它使色度信号与亮度信号应有的幅度比不 受色度信号幅度波动的影响，并稳定色同步信号的幅度，这样 就可以准确地重现所播放的彩色图像，并提高彩色电视机的工 作稳定性; 否则，重现图像的彩色将会发生浓淡的变化。
图 8-9 亮度延时线的电路符号
第8章 PAL制解码器
8.2.7 亮度通道实际电路分析
图 8-10 TA7698AP（IX0719CE）亮度通道
第8章 PAL制解码器
8.2.2 副载波吸收电路
图 8-3 副载波吸收电路输入输出波形
第8章 PAL制解码器
8.2.3 图像轮廓校正电路
图 8-4 勾边原理
第8章 PAL制解码器
图 8-5 轮廓校正电路及波形
第8章 PAL制解码器
8.2.4 直流分量恢复电路
图 8-6 直流分量恢复电路
第8章 PAL制解码器
第8章 PAL制解码器
8.1 概述 8.2 亮度通道 8.3 色度通道 8.4 基色矩阵和末级视放电路 8.5 解码电路常见故障分析
第8章 PAL制解码器
8.1 概 述
图 8-1 PAL制解码器的基本组成框图
第8章 PAL制解码器
8.2 亮 度 通 道
8.2.1 亮度通道的组成
８.3.1 色度通道的组成
图 8-11 色度通道组成方框图
第8章 PAL制解码器
图 8-12 带通放大器典型电路
第8章 PAL制解码器
８.3.2 色度带通放大器和ACC
1. 色度带通放大器
图 8-13 色同步分离电路
第8章 PAL制解码器
2. ACC
ACC电路又叫自动色度控制电路。 ACC电路实质上是带通 放大器的AGC电路，它使色度信号与亮度信号应有的幅度比不 受色度信号幅度波动的影响，并稳定色同步信号的幅度，这样 就可以准确地重现所播放的彩色图像，并提高彩色电视机的工 作稳定性; 否则，重现图像的彩色将会发生浓淡的变化。
图 8-9 亮度延时线的电路符号
第8章 PAL制解码器
8.2.7 亮度通道实际电路分析
图 8-10 TA7698AP（IX0719CE）亮度通道
数字电路逻辑设计8-1
Y2
×
&
××
& ≥1
Y3
ST
A0 A1
ST ST A0 A0 A1 A1
图8-1-17 例8-1简化示意图
以上只是简化的示意图，其中使用了四个逻辑单元，每个 单元都只使用了两个乘积项，其他乘积项没有画出。
例8-2 用PAL器件设计一个十进制异步计数器。
解 第一步：列写状态 转移方程。
Q0n1 [Q0n ] CP Q1n1 [Q3n Q1n ] Q0n Q2n1 [Q2n ] Q1n Q3n1 [Q3nQ2nQ1n ] Q0n
(a) 图8-1-2 FPLA基本结构示例
由一般标准门电路构成的FPLA基本结构示例。
通过对与阵列编程，产生四个与项；对或阵列编程，产生 两个与－或表达式形式的逻辑函数，其中的与项由与阵列编程 产生。
A A
1
B B
1
C C
1
VCC
可 编 程 与 阵 列
可编程或阵列
F1 AC BC F2 AB BC BC
带异步宏单元
器件编号 PAL10H8 PAL16L8 PAL16P8 PAL16C1 PAL20X10，PAL16X4 PAL16R8 PAL20S10 PALCE16V8 PAL16RA8 PALCE29MA16
２．典型 PAL器件介绍
以PAL16L8器件为例： 逻辑图 基本结构：可编程输入/输出型。 输入/输出引出端：引脚1～9以及引脚11作为输入端；引脚 13～18可根据用户需要配置为输入端或者输出端；引脚12和引 脚19只能作为输出端。所以，最多可有16个引出端作为输入端， 而输出端最多为8个。输出为低电平有效。
算术选通电路
≥1 ≥1 ≥1 ≥1
数字电路8
J2 = Q3Q 1
K2 = Q 1
× × × ×
J3 = Q1Q2
Q1 Q1 Q2 Q2 Q3 Q3
K3 = Q1 n n Z = Q1n Q2 Q3
CP × × × × ×
J K J K
Zபைடு நூலகம்
8.4 可编程阵列逻辑PAL 8.4 可编程阵列逻辑PAL
PAL为可编程的“ PAL为可编程的“与”阵列和一个固定的“或” 阵列和一个固定的“ 构成。 其相对于PAL制作工艺简单，易于编程，且有多 其相对于PAL制作工艺简单，易于编程，且有多 种输出结构。 下面举例说明： (1) 专用输出的基本门阵列结构
1、PLD的基本结构 PLD的基本结构 输入 输入 缓冲 电路 与 阵 列 或 阵 列 输出 缓冲 电路 输出
2、PLD电路的表示方法及有关符号 PLD电路的表示方法及有关符号
(1) PLD缓冲表示法 PLD缓冲表示法 A 1 A A (2) PLD与门表示法 PLD与门表示法 A B C & A A A
F3 ( A, B, C) = ABC + AB ⋅ C + ABC + ABC = BC + AB ⋅ C + ABC
以上三式中不同的与项为: 以上三式中不同的与项为:
P = BC 1 P = ABC 2
P = AB ⋅ C 3
P = BC 1
P = ABC 2
P = AB ⋅ C 3
A A B B C C
F = A⋅ C + ABC 1 F2 = AB + ABC
F3 = AC + AB
解：
F = A⋅ C(B + B) + ABC = A⋅ B ⋅ C + ABC + ABC 1 = m0 + m2 + m6 F2 = AB(C + C) + ABC = AB ⋅ C + ABC + ABC = m4 + m5 + m7 F3 = AC(B + B) + AB(C + C) = ABC + ABC + ABC + ABC = m2 + m3 + m5 + m7
K2 = Q 1
× × × ×
J3 = Q1Q2
Q1 Q1 Q2 Q2 Q3 Q3
K3 = Q1 n n Z = Q1n Q2 Q3
CP × × × × ×
J K J K
Zபைடு நூலகம்
8.4 可编程阵列逻辑PAL 8.4 可编程阵列逻辑PAL
PAL为可编程的“ PAL为可编程的“与”阵列和一个固定的“或” 阵列和一个固定的“ 构成。 其相对于PAL制作工艺简单，易于编程，且有多 其相对于PAL制作工艺简单，易于编程，且有多 种输出结构。 下面举例说明： (1) 专用输出的基本门阵列结构
1、PLD的基本结构 PLD的基本结构 输入 输入 缓冲 电路 与 阵 列 或 阵 列 输出 缓冲 电路 输出
2、PLD电路的表示方法及有关符号 PLD电路的表示方法及有关符号
(1) PLD缓冲表示法 PLD缓冲表示法 A 1 A A (2) PLD与门表示法 PLD与门表示法 A B C & A A A
F3 ( A, B, C) = ABC + AB ⋅ C + ABC + ABC = BC + AB ⋅ C + ABC
以上三式中不同的与项为: 以上三式中不同的与项为:
P = BC 1 P = ABC 2
P = AB ⋅ C 3
P = BC 1
P = ABC 2
P = AB ⋅ C 3
A A B B C C
F = A⋅ C + ABC 1 F2 = AB + ABC
F3 = AC + AB
解：
F = A⋅ C(B + B) + ABC = A⋅ B ⋅ C + ABC + ABC 1 = m0 + m2 + m6 F2 = AB(C + C) + ABC = AB ⋅ C + ABC + ABC = m4 + m5 + m7 F3 = AC(B + B) + AB(C + C) = ABC + ABC + ABC + ABC = m2 + m3 + m5 + m7
南邮课件-数字电路-PLD、PLA、PAL及GAL
图10.4.1 PLA的基本结构
26
二、PLA应用举例
例 用PLA器件实现函数
F2 ( A2 , A1 , A0 ) m(0,2,3,4,7)。 F1 ( A2 , A1 , A0 ) m(3,4,6,7),
解 用PLA器件实现，需3个输入端，2个输出端。 用卡诺图法化简，得出F1、F2的最简与或式：
19
2.高密度可编程逻辑器件(HDPLD:High-Density PLD) (1)CPLD (Complex PLD) 20世纪 80年代中。 (2) FPGA(Field Programmable Gate Array)
20世纪 80年代中。
20பைடு நூலகம்
两者的区别： (1)逻辑单元 ①CPLD逻辑单元大(通常其变量数约20～28个)，
一、 专用输出结构
或门结构：高电平有效※ 输出端 或非门结构：低电平有效 互补输出结构
※给定
I2I1I0=000 ，则包含 m0的Qi 端输出“1”，
否则，输出0。
29
二、可编程输入/输出结构
通过编程确 定EN的值
为1，作输出端 为0，作输入端
三、寄存器输出结构
20min ,几十次。 3.电可擦除的PLD(EEPLD) 2PROM、Flash工艺） （E
10ms,上千次。 4.采用SRAM结构的PLD（SRAM工艺） 无限次。
25
第四节 可编程逻辑阵列 PLA
一、PLA基本结构
A
D
1
2
1 1 1
输 入 电 路
&
B C
与 阵 列
≥1
或列 阵
F1 F2 F3
电视技术概论之PAL制解码器概述
图 8-8 两通道延时差形成
延时电路通常做成单体器件，称为“亮度延时线”。我国 生 产 的 彩 色 电 视 机 一 般 采 用 集 总 参 数 延 时 线 。 例 如 ： YC600ns/1 500Ω就是一种由20节LC集总参数网络组成的亮度延时 线，其外型尺寸为10mm×40 mm×30mm，延时600 ns（即 0.6μs）， 特性阻抗为1 500Ω。 亮度延时线的电路符号如图8-9 所示。8.2.3 图像轮廓正电路图 8-4 勾边原理
图 8-5 轮廓校正电路及波形
8.2.4 直流分量恢复电路
图 8-6 直流分量恢复电路
8.2.5 自动亮度限制(ABL)电路
图 8-7 自动亮度限制电路
8.2.6 亮度信号延时电路
由于行正程时间为52μs，该20英寸彩色电视机的屏幕水平 宽 度 约 为 400mm ， 则 0.6μs 延 时 差 对 应 的 屏 幕 距 离 为 L=400×0.6/52≈4.6mm。显然，如不加补偿，会严重影响彩色 图像的清晰度。补偿的办法是在亮度通道中，设置一个0.6μs的 延时电路。
实际上，从同步检波器解调出的色差信号U、V还必须经
过去压缩放大器，才能恢复出原来的色差信号UB-Y、和UR-Y。 即通过适当安排色差信号放大器的增益给U、V信号以不同的 放大倍数。具体些说，将U信号放大1/0.493=2.03倍，V信号 放大1/0.877=1.14倍，就分别成了UB-Y、和UR-Y信号。
８.3 色 度 通 道
８.3.1 色度通道的组成
图 8-11 色度通道组成方框图
图 8-12 带通放大器典型电路
８.3.2 色度带通放大器和ACC
1. 色度带通放大器
图 8-13 色同步分离电路
2. ACC
延时电路通常做成单体器件，称为“亮度延时线”。我国 生 产 的 彩 色 电 视 机 一 般 采 用 集 总 参 数 延 时 线 。 例 如 ： YC600ns/1 500Ω就是一种由20节LC集总参数网络组成的亮度延时 线，其外型尺寸为10mm×40 mm×30mm，延时600 ns（即 0.6μs）， 特性阻抗为1 500Ω。 亮度延时线的电路符号如图8-9 所示。8.2.3 图像轮廓正电路图 8-4 勾边原理
图 8-5 轮廓校正电路及波形
8.2.4 直流分量恢复电路
图 8-6 直流分量恢复电路
8.2.5 自动亮度限制(ABL)电路
图 8-7 自动亮度限制电路
8.2.6 亮度信号延时电路
由于行正程时间为52μs，该20英寸彩色电视机的屏幕水平 宽 度 约 为 400mm ， 则 0.6μs 延 时 差 对 应 的 屏 幕 距 离 为 L=400×0.6/52≈4.6mm。显然，如不加补偿，会严重影响彩色 图像的清晰度。补偿的办法是在亮度通道中，设置一个0.6μs的 延时电路。
实际上，从同步检波器解调出的色差信号U、V还必须经
过去压缩放大器，才能恢复出原来的色差信号UB-Y、和UR-Y。 即通过适当安排色差信号放大器的增益给U、V信号以不同的 放大倍数。具体些说，将U信号放大1/0.493=2.03倍，V信号 放大1/0.877=1.14倍，就分别成了UB-Y、和UR-Y信号。
８.3 色 度 通 道
８.3.1 色度通道的组成
图 8-11 色度通道组成方框图
图 8-12 带通放大器典型电路
８.3.2 色度带通放大器和ACC
1. 色度带通放大器
图 8-13 色同步分离电路
2. ACC
pal方案
PAL方案简介PAL（Programmable Array Logic）是一种可编程阵列逻辑器件，也叫可编程逻辑数组（PLA），在数字电子领域发挥着重要作用。
PAL 是一种典型的电子逻辑器件，通过编程实现逻辑函数的实现。
工作原理PAL 是通过矩阵式结构实现逻辑运算的。
其基本结构由与阵列、或阵列和输出阵列三个部分组成。
与阵列（AND Array）与阵列通常由多个输入端与多个与阵列输出端组成，输入端通过与阵列的内部布线与与阵列输出端相连。
一个简单的与阵列可以包含4个输入端（B1、B0、A1、A0）和3个与阵列输出端（OE、F1、F0）。
与阵列内部的布线方式如下所示：B1 B0 A1 A0----------------------------F1 1 1 0 0OE 1 0 0 0F0 0 0 0 0与阵列通过输入端的输入信号判断输出端的输出情况。
上方的表格表示了与阵列内部的布线情况，例如，当输入信号为 B1=1、B0=1、A1=0、A0=0 时，与阵列的输出信号为 F1=1、OE=1、F0=0。
或阵列（OR Array）或阵列通过将与阵列的输出通过或门进行逻辑“或”运算，然后通过与阵列的输出端与与阵列的输出端相连。
使用与阵列的例子，再加上一个或阵列，可以构成一个PAL的基本结构。
下方的表格展示了一个与阵列和或阵列的组合方式：A1 A0 B1 B0 OE F1 F0----------------------------0 0 0 0 1 0 00 0 0 1 1 0 00 0 1 0 1 0 00 0 1 1 1 0 00 1 0 0 1 0 00 1 0 1 1 0 00 1 1 0 1 0 00 1 1 1 1 0 01 0 0 0 1 0 01 0 0 1 1 1 01 0 1 0 1 1 01 0 1 1 1 1 01 1 0 0 1 0 01 1 0 1 1 1 01 1 1 0 1 1 01 1 1 1 1 1 1上方的表格给出了与阵列和或阵列的布线方式及其输出情况。
数字逻辑课件——可编程逻辑阵列(PLA)和可编程阵列逻辑(PAL)
1
其中 RST 是PLA
的触发器全局复 位，CLK是其全局 时钟。
D2 Q2Q1 Q2Q1Q0
D1 Q1Q0 Q2Q1Q0
D0 Q2Q0 Q1Q0
图7.2.7 时序 PLA实现的同步七进制计数器
• 用ROM实现需8个乘积项，用PLA实现只需6个乘积项。使用 的编程元减少，器件芯片可以减少。
• 每组8个与门都可构成由16个变量(同相输入或 反相输入)控制的乘积项，其中第1乘积项(每 组最上面的与门)控制输出三态反相器。该乘 积项为0时，输出端为高阻态。
• 因此当IO2 ~ IO7作为输入端使用时，该组的第 一乘积项输出必须编程为0。
7
• 除第一乘积项外，另外7个乘积项都经过“或非” 运算后输出，因此该PAL实现的逻辑函数是用 “与或非”关系描述的，低电平有效。
•①专用输入结构(AC1(n) = AC1(m) = 1)
•三态使能控制端接GND ，输出高阻状态。
23
•n单元I/O端口可以实现输入功能，但必须通过相邻m单元
从FMUX反馈到与阵列。 •注意：如果GAL的某个I/O端口没有向相邻单元的反馈线 （如GAL16V8的15，16脚），则该单元不能实现专用输入的 功能。
• 出的是与或逻辑。 • GAL的输出宏单元可以被
灵活组态成不同的输出 模式，以实现各种逻辑 控制要求。
22
•2. GAL几种常用的输出模式 •通过对AC0，AC1的编程，OLMC的输出组态可归纳为3种模式。 •(1) 简单的输入、输出模式(SYN =0，AC0 =0) •简单模式实现的是组合逻辑功能，引脚1和引脚11用作输入 端。三态反相缓冲器的使能为固定电平VCC或GND，因此OLMC 只能作为专用输入结构或专用输出结构。
其中 RST 是PLA
的触发器全局复 位，CLK是其全局 时钟。
D2 Q2Q1 Q2Q1Q0
D1 Q1Q0 Q2Q1Q0
D0 Q2Q0 Q1Q0
图7.2.7 时序 PLA实现的同步七进制计数器
• 用ROM实现需8个乘积项，用PLA实现只需6个乘积项。使用 的编程元减少，器件芯片可以减少。
• 每组8个与门都可构成由16个变量(同相输入或 反相输入)控制的乘积项，其中第1乘积项(每 组最上面的与门)控制输出三态反相器。该乘 积项为0时，输出端为高阻态。
• 因此当IO2 ~ IO7作为输入端使用时，该组的第 一乘积项输出必须编程为0。
7
• 除第一乘积项外，另外7个乘积项都经过“或非” 运算后输出，因此该PAL实现的逻辑函数是用 “与或非”关系描述的，低电平有效。
•①专用输入结构(AC1(n) = AC1(m) = 1)
•三态使能控制端接GND ，输出高阻状态。
23
•n单元I/O端口可以实现输入功能，但必须通过相邻m单元
从FMUX反馈到与阵列。 •注意：如果GAL的某个I/O端口没有向相邻单元的反馈线 （如GAL16V8的15，16脚），则该单元不能实现专用输入的 功能。
• 出的是与或逻辑。 • GAL的输出宏单元可以被
灵活组态成不同的输出 模式，以实现各种逻辑 控制要求。
22
•2. GAL几种常用的输出模式 •通过对AC0，AC1的编程，OLMC的输出组态可归纳为3种模式。 •(1) 简单的输入、输出模式(SYN =0，AC0 =0) •简单模式实现的是组合逻辑功能，引脚1和引脚11用作输入 端。三态反相缓冲器的使能为固定电平VCC或GND，因此OLMC 只能作为专用输入结构或专用输出结构。
第8章PAL制解码器
第8章 PAL制解码器 图 8-9 亮度延时线的电路符号
第8章 PAL制解码器
8.2.7 在早期的彩色电视机中，亮度通道全部采用分立
元件电路。而在两片机芯、单片机芯及近期的大屏幕 彩色电视机中，亮度通道均已集成化。下面分析夏普 NC-2T机芯彩电的亮度通道电路。
夏 普 NC-2T 彩 色 电 视 机 属 两 片 机 芯 ， 主 要 采 用 IX0718CE（TA7680AP）和IX0719CE（TA7698AP）这 两片集成芯片。其中，IX0719CE（TA7698AP）包括 亮度通道、色度通道和行场小信号处理电路，其亮度 通道电路如图8-10所示。
ACC 电路的形式很多，但通常都是从基准副载波恢复电 路中取出色同步信号或7.8 kHz识别信号，再经过检波和滤波形 成ACC直流控制电压，去直接或间接地控制色度信号带通放大 器的增益。
第8章 PAL制解码器 自动消色电路的原理电路如图8-14所示。
第8章 PAL制解码器
色度 信号
V1 1000 pF
第8章 PAL制解码器
视频 检波 及输 出
FBAS
亮度 通道
Y
R－Y
色度 通道
G－Y B－Y
基色 矩阵 R 和G 末级 B 视放 电路
图 8-1 PAL制解码器的基本组成框图
第8章 PAL制解码器
8.2 亮度通道
8.2.1 ＰＡＬ制彩色电视机中的亮度通道的典型电路组
成 如 图 8-2 所 示 。 它 一 般 包 括 副 载 波 吸 收 电 路 （4.43MHz陷波器）、对比度控制与轮廓补偿电路、 直流分量恢复与亮度调节电路、自动亮度限制（ABL） 电路、亮度延时线以及行、场消隐电路。
第8章 PAL制解码器
可编程逻辑器件的认知(数字电路分析课件)
专门的编程器进行编程。对GAL编程是指：让与阵列中的耦合元件具
有预定的连接关系，并通过设置控制字使GAL有预定的输出结构。
二、 GAL典型器件及其应用
1.分析基本逻辑门设计
由表达式可知，该逻辑电路需要12个输入端和6个输出端，可以采 用1片GAL16V8实现该逻辑电路。可将GAL16V8的8个输出缓冲器引脚中 的6个（13~18）作为该电路的输出端引脚；由于GAL16V8只有8个专用输 入端引脚（2~9），所以可将作为时钟脉冲CP输入端的引脚1和作为输出 使能端OE输入端的引脚11作为输入端引脚，同时将剩余的2个输出引脚 12和19作为专用输入结构。
二、 GAL典型器件及其应用
用GAL16V8和编程软件设计一组基本逻辑门电路。六个基本逻辑
门是与门、或门、与非门、或非门、异或门、同或门。各逻辑门的逻
辑表达式为：
F1= A1B1 F2=A2+B2 F3= A3B3
F4= A4+B4
F5= A5⊕B5 F6=A6⊙B6
除个别GAL器件如ispGAL16Z8可在线编程外，其它GAL器件要使用
三、 通用阵列逻辑（GAL）器件
2.GAL器件的输出逻辑宏单元OLMC
GAL器件和PAL器件最大的差别就在于GAL器件有一种灵活 且 可 编 程 的 输 出 结 构 —— 输 出 逻 辑 宏 单 元 OLMC （ Output Logic Macro Cell）。OLMC包括以下几部件：或门阵列、异 或门、D触发器和4个数据选择器（MUX）。4个数据选择器包 括乘积项数据选择器PTMUX、反馈数据选择器FMUX、输出数据 选择器OMUX和三态数据选择器TSMUX。
一、复杂可编程逻辑器件CPLD
2.可编程I/O单元
数字电路逻辑设计8-1
互补输出
带异或门输出或算术选通反馈 带寄存器输出 带乘积项公用 单元乘积项数目不同或宏单元输出 带异步寄存器输出 带异步宏单元
PAL16C1
PAL20X10，PAL16X4 PAL16R8 PAL20S10 PALCE16V8 PAL16RA8 PALCE29MA16
２．典型 PAL器件介绍 以PAL16L8器件为例：
F2 AB BC BC
AC
BC
AB
BC
(a) 图8-1-2 FPLA基本结构示例
由一般标准门电路构成的FPLA基本结构示例。
通过对与阵列编程，产生四个与项；对或阵列编程，产生两
个与－或表达式形式的逻辑函数，其中的与项由与阵列编程产生。
VCC A
1
A B C
B
1
C
1
可 编 程 与 阵 列
的４个最大项，加到 与
阵列输入端 ，通过对 与 阵列编程，可得到 16 种
A B
≥1
算术选通电路
≥1
≥1
≥1
&
1
逻辑组合输出。
算术选通反馈型 PAL 器 件 ， 主 要 用 于 实 现快速的加、减、大于、 小于等算术逻辑电路。
× × × × × × × ×
× × × × × × × ×
× × × ×
定的 或 阵列和输出 反馈单元组成。
可编程与阵列
I0 I1
·固定连接
可编程连接
I2
不同型号 PAL
器件有不同的输出
反 馈 输 入
& & & & & &
和反馈结构，适用
于各种组合逻辑电 路和时序逻辑电路
8可编程逻辑器件
0 1 2 3 0
2
Q Q Q Q Q Q Q Q Q
1 0 2
3
Y Q Q
3
0
J 1
0
J Q Q
n 1 0
n 3
K 1
0
K
n n 1 n 1 0 3
1
Q
n 0
n 0
J Q Q
2
J Q Q Q
n 1
n 2 n 2
K
2
Q Q
n 0
K
3
Q Q Q Q
n n 0 1 0
8.7.1 FPGA的基本结构 FPGA是80年代中期发展起来的另一 种类型的可编程器件。它是基于SRAM的 可编程器件。 FPGA由输入/输出模块IOB、可编程 逻辑模块CLB、互连资源IR和一个用于存 放编程数据的静态存储器组成。
图8.7.1 FPGA的基本结构框图
FPGA的优缺点：
FPGA是目前规模最大、密度最高的可 编程器件，具有更大的灵活性，是目前设 计复杂数字系统的首选器件之一。 FPGA是基于SRAM的可编程器件，抗干 扰能力强，可靠性高，但因为断电后数据不 能保持，每次接通电源后必须重新装载编程 数据，因此使用时需配置保存编程数据的 E2PROM。另外，FPGA的信号传输延迟时间不 是确定的。
图8.3.6 PAL的寄存器输出结构
特点
可以存储与-或逻辑阵列输出的状态， 能很方便地组成各种时序逻辑电路。
４）异或输出结构
图8.3.7 PAL的异或输出结构 特点
便于对与-或逻辑阵列输出的函数求反，还可 以实现对寄存器状态进行保持的操作。
5）运算选通反馈结构
图8.3.8 PAL的运算选通反馈结构 通过对与逻辑阵列的编程,能产生A和B的16种算术 运算和逻辑运算的结果:如图8.3.9所示。
2
Q Q Q Q Q Q Q Q Q
1 0 2
3
Y Q Q
3
0
J 1
0
J Q Q
n 1 0
n 3
K 1
0
K
n n 1 n 1 0 3
1
Q
n 0
n 0
J Q Q
2
J Q Q Q
n 1
n 2 n 2
K
2
Q Q
n 0
K
3
Q Q Q Q
n n 0 1 0
8.7.1 FPGA的基本结构 FPGA是80年代中期发展起来的另一 种类型的可编程器件。它是基于SRAM的 可编程器件。 FPGA由输入/输出模块IOB、可编程 逻辑模块CLB、互连资源IR和一个用于存 放编程数据的静态存储器组成。
图8.7.1 FPGA的基本结构框图
FPGA的优缺点：
FPGA是目前规模最大、密度最高的可 编程器件，具有更大的灵活性，是目前设 计复杂数字系统的首选器件之一。 FPGA是基于SRAM的可编程器件，抗干 扰能力强，可靠性高，但因为断电后数据不 能保持，每次接通电源后必须重新装载编程 数据，因此使用时需配置保存编程数据的 E2PROM。另外，FPGA的信号传输延迟时间不 是确定的。
图8.3.6 PAL的寄存器输出结构
特点
可以存储与-或逻辑阵列输出的状态， 能很方便地组成各种时序逻辑电路。
４）异或输出结构
图8.3.7 PAL的异或输出结构 特点
便于对与-或逻辑阵列输出的函数求反，还可 以实现对寄存器状态进行保持的操作。
5）运算选通反馈结构
图8.3.8 PAL的运算选通反馈结构 通过对与逻辑阵列的编程,能产生A和B的16种算术 运算和逻辑运算的结果:如图8.3.9所示。
《数字电子技术基础教学课件》上课用第八章_清华
《数字电子技术基础》（第五版）教学课件
刘伯恕 福州大学电气工程与自动化学院
电工电子教学中心
第八章 可编程逻辑器件
第八章 可编程逻辑器件 （PLD, Programmable Logic Device）
8.1 概述 一、PLD的基本特点 1. 数字集成电路从功能上有分为通用型、专用型两大类
通用型
(74系列 4000系列等)
门电路 译码器 等 计数器 等
专用型
为专门用途而设计 (成本高,用量少)
2. PLD的特点：是一种按通用器件来生产，但逻辑功能是 由用户通过对器件编程来设定的
二、PLD的发展和分类 EPROM是最早的PLD
1. PAL 可编程阵列逻辑 2. FPLA 现场可编程阵列逻辑 3. GAL 通用阵列逻辑 4. EPLD 可擦除的可编程逻辑器件 5. FPGA 现场可编程门阵列 6. ISP-PLD 在系统可编程的结构和反馈形
式编程前
编程后
一. 专用输出结构
用途：产生组合逻辑电路 Y 1 ?Y 2 ?Y 3 ?Y 4 ?
二. 可编程输入/输出结构
用途：组合逻辑电路， 有三态控制可实现总线连接 可将输出作输入用
三. 寄存器输出结构
用途：产生时序逻辑电路
D 1I1 D 2Q 1
三、LSI中用的逻与门符辑号里图的 符号
PABD
P A A B B 0
YP1P3P4
8.3 PAL（Programmable Array Logic） 8.3.1 PAL的基本电路结构 一、基本结构形式
可编程“与”阵列+固定“或”阵列+输出电路 最简单的形式为：
二、编程单元 出厂时， 所有的交叉点均有熔丝
四. 异或输出结构 Q1 I1 I1 Q1
刘伯恕 福州大学电气工程与自动化学院
电工电子教学中心
第八章 可编程逻辑器件
第八章 可编程逻辑器件 （PLD, Programmable Logic Device）
8.1 概述 一、PLD的基本特点 1. 数字集成电路从功能上有分为通用型、专用型两大类
通用型
(74系列 4000系列等)
门电路 译码器 等 计数器 等
专用型
为专门用途而设计 (成本高,用量少)
2. PLD的特点：是一种按通用器件来生产，但逻辑功能是 由用户通过对器件编程来设定的
二、PLD的发展和分类 EPROM是最早的PLD
1. PAL 可编程阵列逻辑 2. FPLA 现场可编程阵列逻辑 3. GAL 通用阵列逻辑 4. EPLD 可擦除的可编程逻辑器件 5. FPGA 现场可编程门阵列 6. ISP-PLD 在系统可编程的结构和反馈形
式编程前
编程后
一. 专用输出结构
用途：产生组合逻辑电路 Y 1 ?Y 2 ?Y 3 ?Y 4 ?
二. 可编程输入/输出结构
用途：组合逻辑电路， 有三态控制可实现总线连接 可将输出作输入用
三. 寄存器输出结构
用途：产生时序逻辑电路
D 1I1 D 2Q 1
三、LSI中用的逻与门符辑号里图的 符号
PABD
P A A B B 0
YP1P3P4
8.3 PAL（Programmable Array Logic） 8.3.1 PAL的基本电路结构 一、基本结构形式
可编程“与”阵列+固定“或”阵列+输出电路 最简单的形式为：
二、编程单元 出厂时， 所有的交叉点均有熔丝
四. 异或输出结构 Q1 I1 I1 Q1
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∗ Q2 = Q2Q0′ + Q2Q1 + Q3′Q1′Q0
Q1∗ = Q1Q0 + Q3Q2′Q0′ + Q3′Q2Q0′ Q0∗ = Q3′Q2′Q1′ + Q3′Q2Q1 + Q3Q2Q1′ + Q3Q2′Q1
由此可得出Ｄ触发器的驱动方程．为增加置零 功能，在驱动方程中加入置零输入信号Ｒ．当Ｒ＝ １时，在CLK时钟到达后，所有的触发器被置１， 反相输出后得到Y3Y2Y1Y0=0000,计数器被置零．
Y1 = D′CBA′ + D′CBA + DC ′B′A′ + DC ′B′A + DC ′BA′ = D′CB + DC ′B′ + DC ′BA′ = D′CB + DC ′( B′ + BA′) = D′CB + DC ′( B′ + A′) = D′CB + DC ′B′ + DC ′A′ Y2 = DC ′BA + DCB′A′ + DCB′A + DCBA′ + DCBA = DC ′BA + DCB′ + DCB = DC ′BA + DC = D(C ′BA + C ) = D( BA + C ) = DC + DBA
8.3.3 PAL的应用举例
例8.3.1 用PAL器件设计一个数值判别电路.要 求判断4位二进制数DCBA的大小属于0~5, 6~10, 11~15三个区间的哪一个? 解:以Y0=1表示DCBA 的数值在0~5之间; Y1=1表示DCBA 的数值在6~10之间; Y2=1表示DCBA 的数值在11~15之间. 可得如下函数真值表:
PAL中触发器的状态转换表
CLK Q3Q2Q1Q0 C ′
０ １ ２ ３ ４ ５ ６ ７ ８ ９ １０ １１ １２ １３ １４ １５ １６ １１１１ １１１０ １１００ １１０１ １００１ １０００ １０１０ １０１１ ００１１ ００１０ ００００ ０００１ ０１０１ ０１００ ０１１０ ０１１１ １１１１ １ １ １ １ １ １ １ １ １ １ １ １ １ １ １ ０ １
Q1Q0 Q3Q2
00
01
11
10
00 01 11
0001 0101 0010 0000 0110 0100 1111 0111 1101 1001 1110 1100
10 1010 1000 0011 1011 状态转换的卡诺图 由此卡诺图可得 Q3∗Q2∗Q1∗Q0∗ 的卡诺图
Q1Q0 Q3Q2
D0 = Q3′Q2′Q1′ + Q3′Q2Q1 + Q3Q2Q1′ + Q3Q2′Q1 + R
Q0∗ = Q3′Q2′Q1′ + Q3′Q2Q1 + Q3Q2Q1′ + Q3Q2′Q1
进位输出信号的表达式为：
C ′ = (Q3′Q2Q1Q0 )′
由此可得出编程后PAL的逻辑图
Q1Q000
0 0 1 1
Q1Q0
01
0 0 1 1
11
0 1 1 0
10
0 0 1 1
00 0001 0101 0010 0000 01 0110 0100 1111 0111 11
1101 1001 1110 1100
∗ Q3
00 01 11 10
10 1010 1000 0011 1011 由卡诺图可得：
１００ １００ １００ １００ １００ １００ ０１０ ０１０ ０１０ ０１０ ０１０ ００１ ００１ ００１ ００１ ００１
Y0 = D′C ′B′A′ + D′C ′B′A + D′C ′BA′ + D′C ′BA + D′CB′A + D′CB′A′ = D′C ′B′ + D′C ′B + D′CB′ = D′C ′ + D′CB′ = D′(C ′ + CB′) = D′(C ′ + B′) = D′C ′ + D′B′
４位格雷码的计数顺序表
PAL中触发器的状态转换表
CLK Y3Y2YY0 1
０ １ ２ ３ ４ ５ ６ ７ ８ ９ １０ １１ １２ １３ １４ １５ １６ ００００ ０００１ ００１１ ００１０ ０１１０ ０１１１ ０１０１ ０１００ １１００ １１０１ １１１１ １１１０ １０１０ １０１１ １００１ １０００ ００００
真值表
十进 制数 ０ １ ２ ３ ４ ５ ６ ７ ８ ９ １０ １１ １２ １３ １４ １５ 二进制数 ＤＣＢＡ ００００ ０００１ ００１０ ００１１ ０１００ ０１０１ ０１１０ ０１１１ １０００ １００１ １０１０ １０１１ １１００ １１０１ １１１０ １１１１
由真值表可得：
Y 0 Y 1Y 2
各触发器的驱动方程为：
D3 = Q3Q1′ + Q3Q0′ + Q2Q1Q0 + R D2 = Q2Q0′ + Q2Q1 + Q3′Q1′Q0 + R D1 = Q1Q0 + Q3Q2′Q0′ + Q3′Q2Q0′ + R Q3∗ = Q3Q1′ + Q3Q0′ + Q2Q1Q0
∗ Q2 = Q2Q0′ + Q2Q1 + Q3′Q1′Q0 Q1∗ = Q1Q0 + Q3Q2′Q0′ + Q3′Q2Q0′
C
０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ １ ０
CLK Q3Q2Q1Q0 C ′
０ １ ２ ３ ４ ５ ６ ７ ８ ９ １０ １１ １２ １３ １４ １５ １６ １１１１ １１１０ １１００ １１０１ １００１ １０００ １０１０ １０１１ ００１１ ００１０ ００００ ０００１ ０１０１ ０１００ ０１１０ ０１１１ １１１１ １ １ １ １ １ １ １ １ １ １ １ １ １ １ １ ０ １
ＰＡＬ１４Ｈ４编程后的逻辑图
Y0 = D′C ′ + D′B′
Y1 = D′CB + DC ′B′ + DC ′A′ Y2 = DC + DBA
例8.3.2 用PAL设计一个４位格雷码计数器，并要 求所设计的计数器具有置零和对输出进行三态控 制的功能
解：根据格雷码的计数顺序，可以 列出在一系列时钟信号作用下 ４位格雷码的变化顺序表．
Q3∗ = Q3Q1′ + Q3Q0′ + Q2Q1Q0
∗ Q2 = Q2Q0′ + Q2Q1 + Q3′Q1′Q0
Q3Q2
00
0 1 1 0
01
1 1 0 0
11
0 1 1 0
10
0 1 1 0
00 01
∗ Q2
11 10
同理可得 Q
∗ 1
, Q0∗
的逻辑表达式，合在一起为：
Q3∗ = Q3Q1′ + Q3Q0′ + Q2Q1Q0
Q1∗ = Q1Q0 + Q3Q2′Q0′ + Q3′Q2Q0′ Q0∗ = Q3′Q2′Q1′ + Q3′Q2Q1 + Q3Q2Q1′ + Q3Q2′Q1
由此可得出Ｄ触发器的驱动方程．为增加置零 功能，在驱动方程中加入置零输入信号Ｒ．当Ｒ＝ １时，在CLK时钟到达后，所有的触发器被置１， 反相输出后得到Y3Y2Y1Y0=0000,计数器被置零．
Y1 = D′CBA′ + D′CBA + DC ′B′A′ + DC ′B′A + DC ′BA′ = D′CB + DC ′B′ + DC ′BA′ = D′CB + DC ′( B′ + BA′) = D′CB + DC ′( B′ + A′) = D′CB + DC ′B′ + DC ′A′ Y2 = DC ′BA + DCB′A′ + DCB′A + DCBA′ + DCBA = DC ′BA + DCB′ + DCB = DC ′BA + DC = D(C ′BA + C ) = D( BA + C ) = DC + DBA
8.3.3 PAL的应用举例
例8.3.1 用PAL器件设计一个数值判别电路.要 求判断4位二进制数DCBA的大小属于0~5, 6~10, 11~15三个区间的哪一个? 解:以Y0=1表示DCBA 的数值在0~5之间; Y1=1表示DCBA 的数值在6~10之间; Y2=1表示DCBA 的数值在11~15之间. 可得如下函数真值表:
PAL中触发器的状态转换表
CLK Q3Q2Q1Q0 C ′
０ １ ２ ３ ４ ５ ６ ７ ８ ９ １０ １１ １２ １３ １４ １５ １６ １１１１ １１１０ １１００ １１０１ １００１ １０００ １０１０ １０１１ ００１１ ００１０ ００００ ０００１ ０１０１ ０１００ ０１１０ ０１１１ １１１１ １ １ １ １ １ １ １ １ １ １ １ １ １ １ １ ０ １
Q1Q0 Q3Q2
00
01
11
10
00 01 11
0001 0101 0010 0000 0110 0100 1111 0111 1101 1001 1110 1100
10 1010 1000 0011 1011 状态转换的卡诺图 由此卡诺图可得 Q3∗Q2∗Q1∗Q0∗ 的卡诺图
Q1Q0 Q3Q2
D0 = Q3′Q2′Q1′ + Q3′Q2Q1 + Q3Q2Q1′ + Q3Q2′Q1 + R
Q0∗ = Q3′Q2′Q1′ + Q3′Q2Q1 + Q3Q2Q1′ + Q3Q2′Q1
进位输出信号的表达式为：
C ′ = (Q3′Q2Q1Q0 )′
由此可得出编程后PAL的逻辑图
Q1Q000
0 0 1 1
Q1Q0
01
0 0 1 1
11
0 1 1 0
10
0 0 1 1
00 0001 0101 0010 0000 01 0110 0100 1111 0111 11
1101 1001 1110 1100
∗ Q3
00 01 11 10
10 1010 1000 0011 1011 由卡诺图可得：
１００ １００ １００ １００ １００ １００ ０１０ ０１０ ０１０ ０１０ ０１０ ００１ ００１ ００１ ００１ ００１
Y0 = D′C ′B′A′ + D′C ′B′A + D′C ′BA′ + D′C ′BA + D′CB′A + D′CB′A′ = D′C ′B′ + D′C ′B + D′CB′ = D′C ′ + D′CB′ = D′(C ′ + CB′) = D′(C ′ + B′) = D′C ′ + D′B′
４位格雷码的计数顺序表
PAL中触发器的状态转换表
CLK Y3Y2YY0 1
０ １ ２ ３ ４ ５ ６ ７ ８ ９ １０ １１ １２ １３ １４ １５ １６ ００００ ０００１ ００１１ ００１０ ０１１０ ０１１１ ０１０１ ０１００ １１００ １１０１ １１１１ １１１０ １０１０ １０１１ １００１ １０００ ００００
真值表
十进 制数 ０ １ ２ ３ ４ ５ ６ ７ ８ ９ １０ １１ １２ １３ １４ １５ 二进制数 ＤＣＢＡ ００００ ０００１ ００１０ ００１１ ０１００ ０１０１ ０１１０ ０１１１ １０００ １００１ １０１０ １０１１ １１００ １１０１ １１１０ １１１１
由真值表可得：
Y 0 Y 1Y 2
各触发器的驱动方程为：
D3 = Q3Q1′ + Q3Q0′ + Q2Q1Q0 + R D2 = Q2Q0′ + Q2Q1 + Q3′Q1′Q0 + R D1 = Q1Q0 + Q3Q2′Q0′ + Q3′Q2Q0′ + R Q3∗ = Q3Q1′ + Q3Q0′ + Q2Q1Q0
∗ Q2 = Q2Q0′ + Q2Q1 + Q3′Q1′Q0 Q1∗ = Q1Q0 + Q3Q2′Q0′ + Q3′Q2Q0′
C
０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ １ ０
CLK Q3Q2Q1Q0 C ′
０ １ ２ ３ ４ ５ ６ ７ ８ ９ １０ １１ １２ １３ １４ １５ １６ １１１１ １１１０ １１００ １１０１ １００１ １０００ １０１０ １０１１ ００１１ ００１０ ００００ ０００１ ０１０１ ０１００ ０１１０ ０１１１ １１１１ １ １ １ １ １ １ １ １ １ １ １ １ １ １ １ ０ １
ＰＡＬ１４Ｈ４编程后的逻辑图
Y0 = D′C ′ + D′B′
Y1 = D′CB + DC ′B′ + DC ′A′ Y2 = DC + DBA
例8.3.2 用PAL设计一个４位格雷码计数器，并要 求所设计的计数器具有置零和对输出进行三态控 制的功能
解：根据格雷码的计数顺序，可以 列出在一系列时钟信号作用下 ４位格雷码的变化顺序表．
Q3∗ = Q3Q1′ + Q3Q0′ + Q2Q1Q0
∗ Q2 = Q2Q0′ + Q2Q1 + Q3′Q1′Q0
Q3Q2
00
0 1 1 0
01
1 1 0 0
11
0 1 1 0
10
0 1 1 0
00 01
∗ Q2
11 10
同理可得 Q
∗ 1
, Q0∗
的逻辑表达式，合在一起为：
Q3∗ = Q3Q1′ + Q3Q0′ + Q2Q1Q0