基于Quartus II的数字钟实现.
数电设计数字钟基于QUARTUS完整版
数电设计数字钟基于Q U A R T U SHEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】大连理工大学本科实验报告题目：数电课设——多功能数字钟课程名称：数字电路课程设计学院（系）：电信学部专业：电子与通信工程班级：学生姓名： ***************学号：***************完成日期：成绩：2010 年 12 月 17 日题目：多功能数字时钟一．设计要求1)具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）2)具有手动校时校分功能3)具有整点报时功能，从59分50秒起，每隔2秒钟提示一次4)具有秒表显示、计时功能（精确至百分之一秒），可一键清零5)具有手动定时，及闹钟功能，LED灯持续提醒一分钟6)具有倒计时功能，可手动设定倒计时范围，倒计时停止时有灯光提示，可一键清零二．设计分析及系统方案设计1. 数字钟的基本功能部分，包括时、分、秒的显示，手动调时，以及整点报时部分。
基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。
利用DE2硬件中提供的50MHZ晶振，经过分频得到周期为1s的时钟脉冲。
将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。
进入手动调时功能时，通过按键改变控制计数器的时钟周期，使用的时钟脉冲进行调时计数（KEY1调秒，LOAD2调分，LOAD3调时），并通过译码器由七位数码从59分50秒开始，数字钟进入整点报时功能。
每隔两秒提示一次。
（本设计中以两个LED灯代替蜂鸣器，进行报时）2. 多功能数字钟的秒表功能部分，计时范围从00分秒至59分秒。
可由输入信号（RST1）异步清零，并由按键（EN1）控制计时开始与停止。
将DE2硬件中的50MHZ晶振经过分频获得周期为秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示。
Quatus II数字钟
数字钟实验报告一、实验目的〔1〕综合之前的实验知识，完成一次综合设计。
〔2〕参考电子表或电子钟的功能设定方法，完成数字钟的一些根本功能，比方：24小时计时，校时功能，闹钟功能，跑表功能。
〔3〕反思本学期所做过的所有实验得到的收获。
二、实验过程以及分析本次实验关键在于要实现以下几个内容，一般时钟的计时功能，校时功能，闹钟功能以及跑表功能。
Shifter移位存放器配合500hz分频器来实现防抖动，1hz分频器配合main_control 模块实现时钟的秒分时的转换，此外main_control负责key0，1，2的相关功能的实现，并输出，sed配合D触发器实现跑表功能，out配合segmein模块实现数码管的控制，mode模块实现4种模式选择，4hz和50hz配合pulse模块实现闹钟的功能三、模块代码计时功能的实现要考虑以下几个内容，防抖动问题〔用shifter模块配合500MHz用移位存放器的方式解决〕shifter模块代码如下：module shifter(din,clk,nclr,cout);`define size 4//7input din,clk,nclr;output cout;reg[`size:0]dout;always (posedge clk)beginif(~nclr)dout<=0;elsebegindout<=dout<<1'b1;dout[0]<=din;endcout<=|dout;endendmodule500Hz分频模块如下：module int_div500hz(clk, div_out);input clk;output reg div_out;reg [31:0] clk_div;parameter CLK_FREQ = 'D50_000_000; //系统时钟50MHzparameter DCLK_FREQ = 'D1000; //输出频率1000/2Hzalways (posedge clk)beginif(clk_div < (CLK_FREQ/DCLK_FREQ))clk_div <= clk_div+1;elsebeginclk_div <= 0;div_out <= ~div_out;endendendmodule跑表功能需要用到D触发器配合一个sed模块，这里用到的是上升沿触发，当上升沿来到时，输出等于输入。
数电设计数字钟基于QUARTUS
大连理工大学本科实验报告题目：数电课设——多功能数字钟课程名称：数字电路课程设计学院（系）：电信学部专业：电子与通信工程班级：学生姓名： ***************学号：***************完成日期：成绩：2010 年 12 月 17 日题目：多功能数字时钟一．设计要求1)具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）2)具有手动校时校分功能3)具有整点报时功能，从59分50秒起，每隔2秒钟提示一次4)具有秒表显示、计时功能（精确至百分之一秒），可一键清零5)具有手动定时，及闹钟功能，LED灯持续提醒一分钟6)具有倒计时功能，可手动设定倒计时范围，倒计时停止时有灯光提示，可一键清零二．设计分析及系统方案设计1. 数字钟的基本功能部分，包括时、分、秒的显示，手动调时，以及整点报时部分。
基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。
利用DE2硬件中提供的50MHZ晶振，经过分频得到周期为1s的时钟脉冲。
将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。
进入手动调时功能时，通过按键改变控制计数器的时钟周期，使用的时钟脉冲进行调时计数（KEY1调秒，LOAD2调分，LOAD3调时），并通过译码器由七位数码管显示。
从59分50秒开始，数字钟进入整点报时功能。
每隔两秒提示一次。
（本设计中以两个LED灯代替蜂鸣器，进行报时）2. 多功能数字钟的秒表功能部分，计时范围从00分秒至59分秒。
可由输入信号（RST1）异步清零，并由按键（EN1）控制计时开始与停止。
将DE2硬件中的50MHZ晶振经过分频获得周期为秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示。
3.多功能数字钟的闹钟功能部分，通过按键（KEY1，KEY2，KEY3）设定闹钟时间，当时钟进入闹钟设定的时间（判断时钟的时信号qq6,qq5与分信号qq4，qq3分别与闹钟设定的时信号r6,r5与分信号r4,43是否相等），则以LED灯连续提示一分钟。
基于FPGA的数字电子钟的设计与实现
基于FPGA的数字电⼦钟的设计与实现背景：本实验所有结果基于Quartus II 13.1 (64-bit)实现，实验过程采⽤⾃下⽽上⽬录⼀、基本功能设计与思路基本功能：能实现秒、分钟、⼩时的计数，计数结果清晰稳定的显⽰在 6 位数码管上。
1、动态显⽰模块该模块主要功能是通过数码管的动态扫描实现 6 位数码管显⽰计数结果，本模块由扫描模块scan_cnt6，位选控制模块 dig_select，数据选择控制模块 seg_select 以及译码模块 decoder 构成扫描模块 scan_cnt6模块功能：产⽣ 位选控制端dig_select 和数据选择端 code_select 模块所需要的地址信息，扫描时钟决定位选信号和数据切换的速度。
设计思路：利⽤74390芯⽚（P160 TTL 双⼗进制异步计数器）构建⼀个模六计数器，就是6进制计数器，利⽤计数到6（110）时，“q2”和“q1”为⾼电平，产⽣ ⼀个复位信号，加到74390的⾼电平有效的异步清0端“1CLR”上，使计数器回0，从⽽实现模六计数。
设计结果：cnt6模块设计图波形仿真：（默认为时序仿真）cnt6模块波形仿真图位选模块 dig_select模块功能：在地址端的控制下，产⽣位选信号。
设计思路：利⽤74138芯⽚（3线-8线译码器），当选通端输⼊端G1为⾼电平，选通端输⼊端G2AN和G2BN为低电平时，将扫描信号cnt6的输出作为输⼊信号，dig[5..0]是译码输出，输出低电平有效。
设计结果：dig_select模块设计图波形仿真：dig_select模块波形仿真图数据选择模块 seg_select模块功能：输⼊ 6 组数据，每组数据 4bit，本模块完成在地址端的控制下从6 组数据当中选择 1 组输出。
设计思路：利⽤74151芯⽚（P91 8选1数据选择器），在控制输⼊端GN为低电平时，将扫描信号的选择下，分别选中D[5..0]对应的输⼊信号输出为Y。
实验2 分频电路和数字时钟
实验2 分频电路和数字时钟一、基于Quartus II 软件，用D 触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个4分频和8分频电路，做波形仿真。
实验工具：Quartus Ⅱ8.0 实验步骤：（1）工程设计步骤：（2）分频电路设计：实验内容：（一）二分频电路 （1）原理图设计：如图1-1图1-1 二分频电路（2）综合综合报告：如图1-2图1-2 二分频综合报告流动状态 软件版本 修复名称 顶层文件 器件系列所有逻辑资源所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型（3）功能仿真二分频电路功能仿真波形图：如图1-3图1-3 二分频功能仿真图结论：时钟的一个周期为100ns，频率为1/100，输出的一个周期为200ns，频率为1/200。
输出的频率为时钟的1/2。
所以二分频电路的仿真结果是正确的。
（4）时序仿真二分频电路时序仿真波形图：如图1-4图1-4 二分频时序仿真图结论：时序仿真时，输出的波形明显出现了延时。
时钟的一个周期为100ns，频率为1/100，输出的一个周期为200ns，频率为1/200。
输出的频率为时钟的1/2。
虽然出现了延时，但二分频电路的仿真结果仍然是正确的。
最大工作频率：450MHZ 如图1-5图1-5 最大工作频率延时情况：tco时钟至输出的延时为5.736s 如图1-6注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）图1-6 延时情况图（5）封装二分频电路的封装：如图1-7图 1-7 二分频电路封装（二）四分频电路和八分频电路 （1）原理图设计：如图 2-1图 2-1 四分频电路和八分频电路（2）综合综合报告：如图2-2图 2-2 综合报告（3）功能仿真四分频电路和八分频电路功能仿真波形图：如图2-3图2-3四分频电路和八分频电路功能仿真波形图八分频输出四分频输出二分频输出时钟输入结论：时钟的一个周期为100ns，频率为1/100，2OUT输出的一个周期为200ns，频率为1/200；4OUT输出的一个周期为400ns，频率为1/400，是时钟频率的1/4；8OUT输出的一个周期为800ns，频率为1/800ns，是时钟频率的1/8.所以四分频电路和八分频电路的仿真结果是正确的。
基于QuartusII以及74ls192为核心的简易数字时钟设计
基于QuartusII以及74ls192为核心的简易数字时钟设计版权信息：重庆文理学院电子电气工程学院作者：电子信息科学与技术学生廖智星该项目是利用QuartusII软件设计一个数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，保持和整点报时功能，并下载到FPGA实验系统中进行调试和验证。
此外还添加了显示星期，使得设计的数字钟的功能更加完善。
关键字：QuartusII EDA FPGA 数字钟 74ls192This experiment is to design a digital clock using QuartusII software, debugging test design and simulation, to achieve timing, timing, school hours, maintain and the whole point timekeeping function, and download the debugging and verification of FPGA experimental system. In addition also added that week, making digital clock design features more perfect.Keywords: QuartusII EDA FPGA 74LS192 digital clock目录1.设计要求 (1)2.工作原理 (1)3.各模块设计的说明 (2)4．实物效果 (7)5、总结 (11)一、设计要求1.设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、调时的基本功能。
2.具体要求如下：1)能进行正常的时、分、秒计时功能，最大计时显示23小时59分59秒。
2)分别由7个数码管显示，前面6个进行时分秒的计时显示，最后一个。
基于-Quartus多功能数字钟设计
基于Quartus的多功能数字钟设计该实验是利用QuartusII软件设计一个数字钟，进展试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种根本功能，并下载到SmartSOPC实验系统中进展调试和验证。
此外还添加了显示星期，闹钟设定,秒表和彩铃等附加功能，使得设计的数字钟的功能更加完善。
一、设计要求1.设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等根本功能。
2.具体要求如下：1)能进展正常的时、分、秒计时功能，最大计时显示23小时59分59秒。
2)分别由六个数码管显示时分秒的计时。
3)K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。
4)K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零。
5)在数字钟正常工作时可以对数字钟进展快速校时和校分。
K3是系统的校分开关，K3=0正常工作K3=1时可以快速校分；K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时。
3.设计提高局部要求1)时钟具有整点报时功能，当时钟计到59’51〞时开场报时，在59’51〞,59’53〞, 59’55〞,59’57〞时报时频率为512Hz,59’59〞时报时频率为1KHz。
2)星期显示：星期显示功能是在数字钟界面显示星期，到计时到24小时时，星期上显示的数据进一位。
3)闹表设定：通过开关切换显示至闹钟界面，利用闹钟校时和校分开关对闹钟时间进展设定，且不影响数字钟计时。
当计时到闹钟设定时间蜂鸣器鸣叫，并响起彩铃。
4)秒表计时：通过开关切换显示至秒表界面，分秒局部是100进制的，即当值为99时向秒位进位。
4.仿真与验证用Quartus软件对设计电路进展功能仿真，并下载到实验板上对其功能进展验证。
二、工作原理数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几局部组成的，控制电路按要求可由校分校时电路、清零电路和保持电路组成。
基于QuartusⅡ的VHDL语言多功能数字钟
基于QuartusⅡ的VHDL语言多功能数字钟注：任何人不得作为商业用途数字钟的功能1）以24小时制显示时、分、秒计数；2）时间清零，时设置，分设置功能；3）整点报时功能。
实验环境1.软件环境：QuartusII 7.22.硬件环境：MAXII-EPM240T100C51.分频器1KHz分频器VHDL：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity FPQ1K isport(clk :in std_logic;q1khz :out std_logic);end ;architecture behav of FPQ1K isbegins1:process(clk)variable count2: integer range 0 to 50000;beginif (clk='1'and clk'event)then count2:=count2+1;if (count2=25000) then q1khz<='1';elsif (count2=50000) then q1khz<='0';count2:=0;end if;end if;end process;END behav;1KHz分频器顶层设计原理图1Hz分频器VHDL：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity FPQ1 isport(clk :in std_logic;q1hz :out std_logic);end ;architecture behav of FPQ1 isbegins1:process(clk)variable count2: integer range 0 to 1000;beginif (clk='1'and clk'event)then count2:=count2+1;if (count2=500) then q1hz<='1';elsif (count2=1000) then q1hz<='0';count2:=0;end if;end if;end process;END behav;1Hz分频器顶层设计原理图2.秒模块设计library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity Sec isport(clk,reset,min_set:in std_logic;--clk为1Hz的秒脉冲输入信号，reset为秒清零（复位）信号--min_set为分钟调整enmin:out std_logic; --enmin为秒模块进位输出daout:out std_logic_vector(6 downto 0)); --2n-1≥60，n=7，27=64，分钟用7位二进制数表示--daout（6..4）为十位，daout（3..0）为个位，60循环计数end entity Sec;architecture behave of Sec issignal count:std_logic_vector(6 downto 0); --定义内部计数节点，60循环计数signal enmin1,enmin2:std_logic;--enmin为60秒产生的进位，enmin2为调分键产生的向分模块的进位begindaout<=count;enmin2<=(min_set and clk);enmin<=(enmin1 or enmin2); --60秒钟到和调分键均向分模块产生进位脉冲process(clk,reset,min_set)beginif(reset='0')then count<="0000000"; --检测秒模块的1Hz脉冲上升沿elsif(clk'event and clk='1')thenif(count(3 downto 0)="1001")then --秒的个位是否到“9”if count(6 downto 4)="101"then --秒各位到“9”后，十位计数到“5”enmin1<='1';--秒模块的60秒进位输出enmin置“1”，向分模块产生进位count<="0000000"; --秒计数值“0000000”（零秒）elsecount<=count+7;--秒各位到“9”后，十位计数没到“5”，则加“7”变为“0”，同时向十位进位end if;elsecount<=count+1; --秒个位没计到“9”时，秒计数值加“1”enmin1<='0'; --秒模块的60秒进位输出enmin1置“0”，不向分模块进位end if;end if;end process;end behave;秒模块顶层设计原理图3.分模块设计LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY Min ISPORT(clk,clk1,hour_set,reset:IN STD_LOGIC; --clk为分钟模块的脉冲输入信号，接秒模块的进位输出 --clk1接秒脉冲输入，hour_set为小时调整enhour:OUT STD_LOGIC; --enhour为分钟模块的进位输出daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));--2n-1≥60，n=7，27=64，分钟用7位二进制数表示--daout（6..4）为十位，daout（3..0），60循环计数END ENTITY Min;ARCHITECTURE behave OF Min ISSIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0);--定义内部计数节点，60循环计数SIGNAL enhour1,enhour2:STD_LOGIC;--enhour1为60分钟产生的进位。
基于Quartus II的数字钟实现.
学校代码学号00918128分类号密级本科学年论文基于Quartus II的数字钟设计院(系)名称：电子信息工程学院专业名称：通信工程年级：2010级学生姓名：包胡斯楞指导教师：白凤山2012年9月28日基于Quartus II的数字钟设计摘要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。
与机械钟相比具有更高的准确性和直观性，具有更长的使用，已得到广泛的使用。
数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以用Quartus II 软件结合VHDL语言编程实现数字钟的设计。
这些方法都各有其特点，我的设计采用Quartus II软件结合VHDL语言编程实现数字钟。
Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了与结构五官的设计环境，设计者无需精通器件内部的复杂结构。
本设计由分频模块，时钟产生模块，数码管驱动模块等三个部分组成。
在Quartus II中以文本输入的方式将每个模块的源代码输入进行波形仿真，以验证设计的正确性。
关键词：数字钟 Quartus II VHDL语言波形仿真绪论 (1)1数字钟设计概述 (2)2分频模块 (3)2.1分频模块原理图 (3)2.2分频模块实现原理及程序 (3)2.3仿真波形及分析验证 (3)3时钟产生模块 (5)3.1时钟产生模块原理图 (5)3.2时钟产生模块实现原理及程序 (5)3.3仿真波形及分析验证 (5)4数码管驱动模块 (7)4.1数码管驱动模块原理图 (7)4.2数码管驱动模块实现原理及程序 (7)4.3仿真波形及仿真验证 (7)5总系统 (8)5.1总系统电路图 (8)5.2仿真波形及分析验证 (8)结论 (10)致谢 (11)参考文献 (12)附录A (13)附录B (14)附录C (16)在人们日常生活中，钟表是一个随处可见的小东西。
基于EDA软件QuartusⅡ的数字钟设计
关键词：EDA QuartusII 自顶向下 数字钟
中图分类号：TP311.52
文献标识码：A
文章编号：1003-773X（2017）12-0109-02
引言 近年来，电子设计自动化（EDA）已逐渐成为集
成电路设计的重要手段，本设计采用自顶向下的设 计方法，按照功能划分将系统分为两个部分:控制逻 辑电路和计数显示电路，其中，控制逻辑电路由数据 选择器和位选信号发生器两个模块构成；技术显示 电路则通过计数器、数据选择器和译码器三个模块 构成[1]。最终，本文采用 VHDL 来实现各个功能模 块，图形输入法生成顶层模块（自顶向下），见图 1。
钱虹凌
（大同大学教学实验与实训中心， 山西 大同 037003）
摘 要：采用自顶向下的设计方法设计一种数字钟，介绍了该数字钟的设计原理，以图形形式展现了具体实现
图形输入的设计原理、管脚分配及程序下载。数字钟的设计使得电子设计自动化系统可以实现灵活的功能单
元，并通过主体部分进行搭接，最终达到了预期的开发效果并缩短了开发周期。
收稿日期：2017-09-06 作者简介：钱虹凌（1980—），女，研究生，毕业于西安交通大学电 气学院电机专业，现就职于大同大学教学实验与实训中心。
去时（为 1），数据选择器将 5 Hz（加快）的信号作为 分计数器的计数脉冲，也就是屏蔽掉秒计数器的输 出，来使得计数加快，从而达到调时的目的。当按键 开关松开时（为 0），则数据选择器将秒计数器的输 出进位连接到分计数器，数字钟正常工作，最终可以 实现调时的功能[2-3]。
赵炎：电牵引采煤机电控系统的总体设计
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身已有的系统做任何修正，极大地提高了系统升级 效率。
4）为了保证采煤工作的安全进行，在采煤机旁 布置具有信号接收器的操作站，工人可在一定距离 内操控采煤机。
基于QuartusII 的多功能数字钟设计
多功能数字钟设计院系：专业：指导教师：班级：学号：姓名时间：2015.3.9-3.18摘要多功能数字钟在我们的日常生活中有着非常广泛的应用。
本实验利用QuartusII软件设计一个多功能数字计时器，并下载到SmartSOPC实验系统中。
这个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能，这些功能相互独立，却又互相协调配合。
在此类基础功能之上还添加了秒表功能。
关键词QuartusII软件 SmartSOPC实验系统多功能数字钟外文摘要Title Multi-function digital clock design dissertationAbstractMulti-function digital clock in our daily life has a very wide application. This experiment using software QuartusII design a multi-function digital timer, and download to SmartSOPC experiment system. The digital timer, can complete 00:00:00 to 23:59:59 timing functions, and under the action of control circuit has to keep fast, reset, when the school, the school points, hour, and other functions, and these features are independent of each other, and coordinate with each other. On such a basis function also added stopwatch function.Keywords QuartusII、SmartSOPC experimental system、Multi-function digital timer。
数电设计_数字钟(基于QUARTUS).
大连理工大学本科实验报告题目：数电课设——多功能数字钟课程名称：数字电路课程设计学院（系）：专业：电子与通信工程班级：学生姓名： *************** 学号：完成日期：成绩：2010 年 12 月 17 日题目：多功能数字时钟一．设计要求1 具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）2 具有手动校时校分功能3 具有整点报时功能，从59分50秒起，每隔2秒钟提示一次4 具有秒表显示、计时功能（精确至百分之一秒），可一键清零5 具有手动定时，及闹钟功能，LED 灯持续提醒一分钟6 具有倒计时功能，可手动设定倒计时范围，倒计时停止时有灯光提示，可一键清零二．设计分析及系统方案设计1. 数字钟的基本功能部分，包括时、分、秒的显示，手动调时，以及整点报时部分。
基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。
利用DE2硬件中提供的50MHZ 晶振，经过分频得到周期为1s 的时钟脉冲。
将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。
进入手动调时功能时，通过按键改变控制计数器的时钟周期，使用0.5s 的时钟脉冲进行调时计数（KEY1调秒，LOAD2调分，LOAD3调时），并通过译码器由七位数码管显示。
从59分50秒开始，数字钟进入整点报时功能。
每隔两秒提示一次。
（本设计中以两个LED 灯代替蜂鸣器，进行报时）2. 多功能数字钟的秒表功能部分，计时范围从00分00.00秒至59分59.99秒。
可由输入信号（RST1）异步清零，并由按键（EN1）控制计时开始与停止。
将DE2硬件中的50MHZ 晶振经过分频获得周期为0.01秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示。
3. 多功能数字钟的闹钟功能部分，通过按键（KEY1，KEY2，KEY3）设定闹钟时间，当时钟进入闹钟设定的时间（判断时钟的时信号qq6,qq5与分信号qq4，qq3分别与闹钟设定的时信号r6,r5与分信号r4,43是否相等），则以LED 灯连续提示一分钟。
基于QuartusII软件的数字时钟设计
实验名称：数字时钟设计姓名：杨龙成班级：电子与通信工程学号： 3120302012 成绩：一、实验目的1.掌握各类计数器及它们相连的设计方法；2.掌握多个数码管显示的原理与方法；3.掌握模块化设计方式；4.掌握用VHDL语言的设计思想以及整个数字系统的设计。
二、实验内容1. 设计要求1）具有时、分、秒计数显示功能，在数码管显示00:00:00~23:59:59，以24小时循环计时。
2）完成可以计时的数字时钟时钟计数显示时有LED灯的花样显示。
3）具有调节小时、分钟及清零的功能。
4）具有整点报时功能。
2. 性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，时钟—24进制计数，并且在数码管上显示数值。
2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间。
可以通过实验板上的键7和键4进行任意的调整，因为时钟信号均是1HZ的，所以LED灯每变化一次就来一个脉冲，即计数一次。
3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。
4）蜂鸣器在整点时有报时信号产生，产生“滴答.滴答”的报警声音。
5）根据进位情况，LED灯在时钟显示时有花样显示信号产生。
3. 系统方框图三、设计原理和过程3.1 硬件设计本设计使用VHDL硬件开发板，可编程逻辑器件EMP1270T144C5系列。
设计过程中用到的外围电路的设计有电源部分，可编程器件EMP1270T144C5，CPLD –JTAG接口，晶振和蜂鸣器，LED数码管显示，DIP开关与按键输入(具体电路见附录)3.2 软件设计3.2..1 程序包my_pkg的设计说明为了简化程序设计增加可读性，系统采用模块化的设计方法，重复使用的组件以元件（component）的形式存在，以便相关块的调用。
下面列出my_pkg组件包的代码。
library ieee;use ieee.std_logic_1164.all;package my_pkg iscomponent div40M------------------------------------------------------------------元器件1 Port( clk: in std_logic;f1hz : out std_logic);end component;component count60-----------------------------------------------------------------元器件2 Port(clr,clk:in std_logic;one :buffer std_logic_vector(3 downto 0);ten :buffer std_logic_vector(3 downto 0);full:out std_logic;dout:buffer std_logic_vector(7 downto 0));end component;component count24-----------------------------------------------------------------元器件3 Port(clr,clk:in std_logic;one :buffer std_logic_vector(3 downto 0);ten :buffer std_logic_vector(3 downto 0);full:out std_logic);end component;component scan6----------------------------------------------------------------元器件4 port (clr,clk : in STD_LOGIC;h_ten,h_one,m_ten,m_one,s_ten,s_one: in STD_LOGIC_vector(3 downto 0);cs: out STD_LOGIC_vector(5 downto 0);mux_out: out STD_LOGIC_vector(3 downto 0));end component;component bin2led---------------------------------------------------------------元器件5 port (bin : in std_logic_vector (3 downto 0);led : out std_logic_vector (7 downto 0) );end component;component sh1k ----------------------------------------------------------------------元器件6 Port( clk: in std_logic;--from system clock(40MHz)f1hz : out std_logic);-- 1Hz output signalend component;component alarm_set------------------------------------------------------------------元器件7 Port(rst,hz1: in std_logic;--system clock 1Hzalarm,ok: in std_logic;--keep pushing to declare alarm setsec_tune: in std_logic;sec_one,sec_ten:out std_logic_vector(3 downto 0));end component;end my_pkg;3.2.2 count60组件由此提供分（秒）计数值，当分计数器计数到59再来一个脉冲信号秒计数器清零从新开始计数，而进位则作为小时计数器的计数脉冲，使小时计数器计数加1，同时分计数器在分设置时钟信号的响应下设置分计数器的数值。
基于QuartusII的数字时钟的设计
基于QuartusII的数字时钟的设计摘要QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
QuartusII使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。
对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
数字钟是一种用数字电路实现时、分、秒计时的装置，与机械实施中相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到了广泛的使用。
在对EDA的课程有了初步的了解并掌握Quartus II软件的初步应用之后，我们决定将课题设置为应用Quartus II软件，设计出一个时间可调，并可以通过LED七段共阴极数码管来显示时、分、秒的简易数字钟。
关键词：QuartusII；VHDL；EDA；数字钟SummaryQuartusII is Altera company comprehensive PLD/FPGA development software, support principle diagram, VHDL, VerilogHDL and AHDL design input in the form of embedded own comprehensive device simulators, and can be done from the design input to the hardware configuration of the complete PLD design process.QuartusII allow users to take full advantage of mature modules, simplifies the design complexity, speed up the design.Good support for third-party EDA tools also allow users to use in the different stages of the design process is familiar withthird-party EDA tools.Digital clock is a kind of when using a digital circuit implementation, minutes and seconds timing device, a higher accuracy compared with the implementation of the mechanical and intuitive, and no mechanical device, has a longer service life, has been widely used.In the course of EDA have a preliminary understanding and mastering the Quartus II software after the initial application, we decided to set the topic for the application of the Quartus II software, design a time is adjustable, and can be through the 7 common cathode LED digital tube display hours, minutes and seconds of simple digital clock.Keywords：QuartusII；VHDL；EDA；digital clock目录摘要 (1)绪论 (5)1.课程设计的目的与作用 (7)2.设计任务 (7)3.QuartusII软件介绍 (7)4.相关理论 (8)4.1 理论 (8)4.2 器件 (8)5. 系统设计 (8)5.1 总体 (8)5.2 各模块 (9)5.2.1 顶层模块 (9)5.2.2 十进制计数器模块 (9)5.2.3 六进制计数器模块 (10)5.2.4 二十四进制计数器模块 (10)5.2.5 7段LED显示驱动模块 (11)6. 硬件设计 (11)6.1 顶层实体图 (11)6.2 各模块实体图 (12)6.2.1 十进制计数器模块 (12)6.2.2 六进制计数器模块 (12)6.2.3 二十四进制计数器模块 (13)6.2.4 7段LED显示驱动模块 (13)6.3 总体实体图 (14)7. 流程图设计 (15)8.模块设计实现 (16)8.1建立顶层模块 (16)8.1.1新建dianzizhong.工程 (16)8.1.2建立VHDL源程序 (16)8.2建立十进制计数器模块 (18)8.2.1新建CNT10.工程 (18)8.2.2建立VHDL源程序 (18)8.3建立六进制计数器模块 (19)8.3.1新建CNT6.工程 (19)8.3.2建立VHDL源程序 (19)8.4建立二十四进制计数器模块 (20)8.4.1新建CNT24.工程 (20)8.4.2建立VHDL源程序 (20)8.5建立7段LED显示驱动模块 (21)8.5.1新建LED_DRIV.工程 (21)8.5.2建立VHDL源程序 (22)9.仿真调试结果分析 (22)9.1顶层模块的编译与波形仿真 (22)9.2十进制计数器模块的编译与波形仿真 (23)9.3六进制计数器模块的编译与波形仿真 (24)9.4二十四进制计数器模块的编译与波形仿真 (25)9.5 7段LED显示驱动模块的编译与波形仿真 (26)10. 结论 (27)11.设计总结和体会 (27)12. 致谢 (28)13. 参考文献 (29)绪论1.研究的意义在快速发展的年代，时间对于人们来说越来越宝贵，在快节奏的生活中，人们往往会忘记了时间，一旦在一些重要的场合忘记了时间，将会带来重大的损失。
基于FPGA和Quartus II的多功能数字钟设计与实现
基于FPGA和Quartus II的多功能数字钟设计与实
现
现场可编程门阵列（Field Programmable Gate Arrays，FPGA）是一种可编程使用的信号处理器件。
通过改变配置信息，用户可对其功能进行定义，以满足设计需求。
通过开发，FPGA能够实现任何数字器件的功能。
与传统
数字电路相比，FPGA具有可编程、高集成度、高可靠性和高速等优点。
1 数字钟总体设计
本文以FPGA平台为基础，在QuartusⅡ开发环境下设计开发多功能数字钟。
数字钟实现的功能如下：
1）计时功能：进行正常的时、分、秒计时，并由6只8段数码管分别显示时、分、秒时间。
2）校时功能：当时校时按键按下时，计时器时位迅速增加，并按24小时循环；当分校时按键按下时，计时器分位迅速增加，并按60分循环。
基于QuartusII的多功能数字钟设计
多功能数字钟设计摘要：利用QuartusII软件采用模块化设计方法设计一个数字钟。
通过原理图输入进行设计，取代VHDL语言设计。
软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。
实现并充分领略硬件设计软件化的精髓。
关键词：软件; 数字钟; 模块化; VHDL; 可编程; 硬件Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of VHDL language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software.Keywords:software; digital bell; blocking method; VHDL; programmable; hardware目录一、设计内容简介 (2)二、设计要求 (2)三、方案论证（整体电路设计原理） (2)四、子模块设计原理4.0 脉冲产生电路 (5)4.1 计时电路 (8)4.2 显示电路 (12)4.3 保持电路 (14)4.4 清零电路 (14)4.5 校分电路 (15)4.6 校时电路 (15)4.7 整点报时电路 (16)4.8 闹钟设定电路 (17)4.9 音乐产生电路 (18)4.10 闹钟报时电路 (23)4.11 闹铃关闭电路 (24)4.12 星期调整电路 (25)4.13 电路总图 (26)五、实验中遇到问题及解决方法 (27)六、结论 (29)七、实验心得 (29)八、参考文献 (30)一、设计内容简介设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。
基于EDA软件QuartusⅡ的数字钟设计
基于EDA软件QuartusⅡ的数字钟设计
钱虹凌
【期刊名称】《机械管理开发》
【年(卷),期】2017(032)012
【摘要】采用自顶向下的设计方法设计一种数字钟,介绍了该数字钟的设计原理,以图形形式展现了具体实现图形输入的设计原理、管脚分配及程序下载.数字钟的设计使得电子设计自动化系统可以实现灵活的功能单元,并通过主体部分进行搭接,最终达到了预期的开发效果并缩短了开发周期.
【总页数】3页(P109-110,115)
【作者】钱虹凌
【作者单位】大同大学教学实验与实训中心,山西大同037003
【正文语种】中文
【中图分类】TP311.52
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学校代码学号00918128分类号密级本科学年论文基于Quartus II的数字钟设计院(系)名称：电子信息工程学院专业名称：通信工程年级：2010级学生姓名：包胡斯楞指导教师：白凤山2012年9月28日基于Quartus II的数字钟设计摘要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。
与机械钟相比具有更高的准确性和直观性，具有更长的使用，已得到广泛的使用。
数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以用Quartus II 软件结合VHDL语言编程实现数字钟的设计。
这些方法都各有其特点，我的设计采用Quartus II软件结合VHDL语言编程实现数字钟。
Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了与结构五官的设计环境，设计者无需精通器件内部的复杂结构。
本设计由分频模块，时钟产生模块，数码管驱动模块等三个部分组成。
在Quartus II中以文本输入的方式将每个模块的源代码输入进行波形仿真，以验证设计的正确性。
关键词：数字钟 Quartus II VHDL语言波形仿真绪论 (1)1数字钟设计概述 (2)2分频模块 (3)2.1分频模块原理图 (3)2.2分频模块实现原理及程序 (3)2.3仿真波形及分析验证 (3)3时钟产生模块 (5)3.1时钟产生模块原理图 (5)3.2时钟产生模块实现原理及程序 (5)3.3仿真波形及分析验证 (5)4数码管驱动模块 (7)4.1数码管驱动模块原理图 (7)4.2数码管驱动模块实现原理及程序 (7)4.3仿真波形及仿真验证 (7)5总系统 (8)5.1总系统电路图 (8)5.2仿真波形及分析验证 (8)结论 (10)致谢 (11)参考文献 (12)附录A (13)附录B (14)附录C (16)在人们日常生活中，钟表是一个随处可见的小东西。
甚至，有时候它是一个装饰品，对家庭摆设起到点缀的作用。
钟表的主要功能是给人用数字显示时间，为人更好的安排时间，更有效的工作学习提供时间的保障。
所以设计一个精密的钟表对人类的生活很有帮助。
在古代，我们的祖先在不同的时期发明和制造了各种适应当时社会经济发展和人们生活需求的计时器。
其中主要有圭表、日晷、漏刻、机械计时器等。
随着时间的前进，科学的发达，知识的膨胀，电子行业的火热，生活频率的加快，一个与电子设计技术相结合开发的数字钟应运而生了。
现在的数字钟与那些过时的钟表相比，无论是它的记录时间的精密度，还是实际物体的美观性，体积的大小，成本的多少等各个方面都有了天壤之别。
数字钟比较直观，易于读懂，它实用于绝大多数人群，方便老人和小孩使用。
数字钟是采用数字电路实现对时、分、秒数字显示的数字装置，广泛应用于家庭、办公室、车站、码头等公共场所，已成为人民生活中不可缺少的必需品。
由于数字集成电路的发展和石英晶体与振荡器的广泛应用，使得数字钟的精度远远超过老式钟表，而且大大地扩展了钟表原先的报时功能。
而今，我们已经进入了数字时代，数字钟的使用将会越来越受欢迎。
数字钟与老式钟表相比具有更高的准确性和直观性，具有更长的寿命，已得到广泛的使用。
数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以用Quartus II软件结合VHDL语言编程实现数字钟的设计。
本论文采用的是Quartus II软件结合VHDL语言编程实现数字钟。
本论文的目的只是实现数字钟计时功能，没有其它功能。
1数字钟设计概述本设计有分频模块，时钟产生模块和数码管驱动模块等三个模块。
EDA 数字系统设计有自底向上和自顶向下的设计方法。
自底向上的设计方法指的是，先将组成系统整体的各个独立模块的功能实现，再将各模块按它们的逻辑规律组合成系统。
自顶向下的设计方法是指，先将系统的总体框图设计出来，并将各个功能分给独立模块实现，最后设计一些功能单一的模块即可。
我所采用的是自底向上的设计方法。
Quartus II 中实现数字电路仿真有原理图和图表模块编辑，文本编辑等输入方式，这些方式都各有其优缺点。
但实际设计时好多都采用原理图与文本混合输入方式。
在我的设计中，实现分频模块，时钟产生模块和数码管驱动模块的仿真时，我采用了文本输入方式，再将三个模块各自生成图元，用原理图输入方式组成了总系统。
在采用文本输入方式时，也有VHDL 语言和Verilong HDL 语言，我采用了自己学过的VHDL 语言。
生成仿真波形时有功能仿真和时序仿真两种选项。
功能仿真只对系统进行原理性波形仿真，如果是时序仿真的话，仿真波形中会加入时间延迟，使得波形效果偏向于实际系统。
功能仿真能容易看出设计原理的对错，波形仿真能显示出当该设计用于实际应用时的效果。
由于我的设计侧重于原理性的实现数字钟，缺乏生成实际器件的条件，所以我只做了功能仿真。
三个模块的逻辑联系如图1所示。
图1分频模块中完成将输入的频率为10MHZ 的时钟信号分频成周期为10ms 和1s 的时钟信号。
时钟产生模块完成对周期为1s 的时钟的计数，然后产生时，分，秒的数据。
数码管驱动模块将当前时，分，秒数据转换成共阴极数码管的显示码并输出。
以下章节中我会把三个模块及系统整体单独的详细解释。
按它们实现原理，程序总体构思，元件图，仿真结果，分析验证的顺序说明。
分频模块 时钟产生模块 数码管驱动模块 提供1s 时钟 提供10ms 时钟 提供时，分秒2分频模块2.1分频模块原理图分频模块原理图如图2所示。
在Quartus II中先建立一个空的分频模块项目，再编辑文本，写入模块程序代码并编译运行，最后用生成图元命令得到模块原理图。
它有一个输入端，两个输出端。
输入端clk10MHZ中输入频率为10MHZ 时钟信号。
输出端clk1s输出周期为1s的时钟脉冲，供时钟产生模块计数时使用。
输出端clk10ms输出周期为10ms的时钟脉冲，供数码管驱动模块使用。
图22.2分频模块实现原理及程序对于时钟模块而言，需要每60秒向分钟进以位，每60分钟向小时进一位，每24小时重回到零点零分零秒。
其中，用于产生秒所需的计数时钟周期显然为一秒，用于产生分钟所需的时种周期为60秒，用于产生小时所需时钟周期为60分。
因此需要分频出1s的时钟频率。
要显示时,分,秒的个位和十位，系统需要控制六个数码管。
若不采取一些措施，直接显示时间的话，将需要48条输出线。
即使采用十进制八段译码电路，每显示一位数字需4个引脚，则6个数码管也需24条引脚。
实际工程中，很多时候都采用动态扫描的方法来控制数码管的显示。
将数码管的段选线连到一起是从a到h的8根，加上六个数码管的位选线（即共阴极数码管内部所有发光二极管的阴极），共16根引脚即可完成数码管的驱动。
采用动态显示的主要原理是人眼的视觉暂留特性，视觉暂留时间大概为60ms，则每个数码管的数字显示时间不能超过10ms。
因此每10ms时间应点亮一个数码管，则该系统还需10ms频率的时钟周期。
该数字系统的系统时钟为10MHZ，则为了产生1s和10ms这种周期的时钟信号。
分别需要对系统时钟进行10000000分频和100000分频。
在程序中我先对，系统时钟进行了 100000分频，得到了10ms的时钟信号，然后再对10ms的时钟信号进行100分频，最终获得了1秒的时钟信号。
程序中的实际分频是用计数的方法分频的，当需要对系统时钟M(偶数)分频时，对系统时钟周期进行计数，当计到M/2时，对输出信号去一次反，即可实现分频。
所以我在分频模块的程序中，先对系统时钟信号计数了100000/2次，得到了10ms时钟周期，再对10ms信号计数了100/2次，得到了1s的时钟信号，满足了系统的时钟需求。
分频程序源代码在附录A。
2.3仿真波形及分析验证将附录A中的程序源代码写入Quartus II软件的文本编辑器中，保存，编译，运行。
再建立与之对应的矢量波形文件，选中输入输出管脚添加到矢量波形编辑窗口。
给输入管脚选择合适的输入波形，选择功能仿真，开始仿真。
分频模块的波形仿真中，先将输入端clk10MHZ，输出端clk10ms和clk1s添加到波形仿真窗口中，给输入端clk10MHZ选择了10MHZ频率的时钟信号，进行了仿真。
当Quartus II软件的波形仿真的时间超过1ms时，会经过相当漫长的时间后，仿真结果才会出来。
我为了看到分频后出现的周期为1s的信号，将仿真时间段设置成了2s,然后用了37分钟时间运行后，仿真结果才显示出来。
仿真结果为图3和图4。
图3图4从图3 可以看出，输出端clk10ms的波形每过5ms发生一次翻转，正好是以10ms为周期的时钟波形。
从图4可以看出，输出端clk1s的波形在0.5ms时翻转，正好是周期为1s的时钟波形。
由于两个输出波形的周期差距是两个数量级无法在一个图形上显示，所以两个图形。
3时钟产生模块3.1时钟产生模块原理图数字钟的最终目的是在数码管上显示时，分，秒形式的时间，实现这一目的首先要产生时，分，秒数据，这一功能有时钟产生模块提供。
时钟产生模块原理图为图5。
它的端口有输入端clk1s,rs,rm,rh和输出端hh[3_0],hl[3_0],mh[3_0],ml[3_0],sh[3_0],sl[3_0]。
输入端clk1s是周期为1s的时钟信号的输入端。
输入端rs,rm,rh的功能分别是秒置零，分置零，时置零。
输出端hh[3..0],hl[3..0]分别是当前“时”的十位和个位。
当前“分”的十位和个位输出分别为mh[3..0],ml[3..0]端口。
当前“秒”的十位和个位输出分别为sh[3..0],sl[3..0]端口。
图53.2时钟产生模块实现原理及程序时钟产生模块的实现原理是对输入的周期为1s的时钟信号计数，当计够60时向分种进位且清零。
分钟计够60时向时钟进位且清零。
时钟计够24时全部清零且重新从零点零分零秒计数。
计数前先看输入端rs,rm,rh是否有效，如果有效将hh[3_0],hl[3_0],mh[3_0],ml[3_0],sh[3_0],sl[3_0]都置零，不进位，重新计数。
实际程序中，以上功能由三个独立的进程控制。
第一个进程中，以clk1s 作启动信号，当clk1s为上升沿时，判断rs是否为高电平，若是则清零sh[3_0],sl[3_0]进程结束。
若不是高电平，则判断秒是否计到59，若是则清零sh[3_0],sl[3_0]且向分进位，进程结束。
若没有计到59，则秒加一，进程结束。
第二个进程中，以第一个进程的进位信号作启动信号，当这个启动信号为上升沿时，判断rm是否为高电平，若是则清零mh[3_0],ml[3_0]进程结束。